วงจรดิจิตอลและลอจิก

234 บทท่ี 7 วงจรเชิงลําดบั แลตชแ ละฟลิปฟลอป วงจรดิจติ อลและลอจกิ

I1

I2

รปู ท่ี 7.41 การเกิดพลั สท ี่ไมตอ งการเมื่อตอ อนิ เวอรเตอรท ่มี ชี ว งเวลาการหนวงไมเ ทา กนั
การทํางานของมาสเตอรสเลฟท่ีฟลปิ ฟลอป ใชวงจรในรูปที่ 7.38 เพอ่ื อธิบายการทํางานตามลําดับ
ไดด งั น้ี
1. ปอ นขอมลู เลขฐานสองเขา ทอ่ี นิ พตุ J และ K
2. เม่ือสัญญาณนาฬิกาทางขอบขาข้ึนปรากฏข้ึนมาที่ขา CLK จะทําใหสญั ญาณที่อนิ พตุ J และ K
ถกู สง ไปยงั ขา R และขา S ของมาสเตอรส เลฟ
3. ในชวงทสี่ ัญญาณนาฬิกาปอ นลอจิก 1 มาสเตอรแลตช จะมีเวลามากพอที่จะไมใหเกดิ พลั สท่ีไม
ตองการขึน้ ดังตัวอยาง ถา สมมติวา ชว งเวลาการหนวงของวงจรทีต่ อกับ J และ K อนิ พุตไมสอดคลองกับ
สัญญาณนาฬิกาท่ีปอนเขามาจะตองออกแบบใหมาสเตอรสเลฟมีเง่ือนไขท่ีถูกตอง จนทําใหสัญญาณ
นาฬกิ าเปน ลอจิก 1 จงึ เกิดการเปล่ยี นแปลงทเี่ อาตพ ุต
4. ในระหวางที่มีสัญญาณนาฬิกาเขามาและเปนลอจิก 1 สเลฟแลตชจะไมทํางานแตจะรอผล
ที่เอาตพุตของ Q และ Q ของมาสเตอรส เลฟ เพราะมีอนิ เวอรเ ตอรทําใหส ญั ญาณนาฬิกาเปนลอจกิ 0
5. ในชว งขอบขาลงของสญั ญาณนาฬกิ า มาสเตอรแ ลตชจ ะเปนลอจิก 0 ทําใหส ัญญาณนาฬิกามีคา
ตรงขามกับลอจกิ 1 เมอื่ ผา นอนิ เวอรเ ตอรจะกระตุนใหสเลฟทาํ งานเพือ่ ใหม ีการสง ขอมูลจากมาสเตอรไ ป
ยังสเลฟ
7.14 สรปุ
1. แลตชและฟลิปฟลอป ใชเ กบ็ ขอ มูลเลขฐานสองไดครง้ั ละ 1 บิต
2. แลตชแ ละฟลปิ ฟลอป มีอนิ พตุ นอยทีส่ ดุ 1 อนิ พุต และ 2 เอาตพุตทมี ีคาตรงขาม
3. การเซตฟลปิ ฟลอป จะทาํ ใหเ อาตพตุ Q เปนลอจกิ 1 และการรีเซตเอาตพ ุต Q จะเปน ลอจิก 0
4. แลตชและฟลปิ ฟลอป ตอ จากเกตพ้นื ฐาน และบางชนดิ ทาํ เปนไอซี
5. การกระตุน ฟลิปฟลอป จะใชสัญญาณนาฬิกาโดยพิจารณาเปน 4 แบบ คือ ทข่ี อบขาขน้ึ ที่ขอบ
ขาลง ท่รี ะดบั แรงดันลอจกิ 1 และทร่ี ะดับแรงดนั ลอจกิ 0
6. แลตชกับฟลิปฟลอปตางกันที่ขาอิเนเบิล โดยแลตชจะถูกกระตุนเม่ือสัญญาณที่ปอนเขาขา
อเิ นเบิลอยูในระดบั ลอจกิ 1 สว นฟลิปฟลอปจะถูกกระตุนในชวงท่ีเปลีย่ นระดับลอจิกจาก 0 เปน 1 หรือ
1 เปน 0
7. D ฟลิปฟลอปมี 2 อนิ พตุ คือขา D และ CLK เมอื่ สัญญาณนาฬกิ าเปนลอจกิ 1 ขอมูลทอ่ี ินพุต D
จะถูกสงออกทเี่ อาตพ ุต Q ฟลปิ ฟลอปชนิดน้ีใชเ กบ็ ขอ มูลชั่วคราว

วงจรดิจิตอลและลอจกิ บทท่ี 7 วงจรเชงิ ลําดับ แลตชและฟลิปฟลอป 235

8. T ฟลิปฟลอป เปนฟลิปฟลอปที่มี 1 อินพุต จะทํางานสลับไปมาทุกคร้ังท่ีมีสัญญาณนาฬิกา
ปอ นเขา มาทอี่ นิ พตุ เปนฟลิปฟลอปที่ใชเ ปน วงจรนับ

9. J - K ฟลปิ ฟลอป เปน ฟลปิ ฟลอปเอนกประสงค เพราะใชด ัดแปลงเปน ฟลปิ ฟลอปแบบอื่นๆ ได
10. มาสเตอรสเลฟฟลปิ ฟลอป ใชป อ งกนั ไมใ หเ กิดลอจิกพัลสที่ไมต อ งการ

236 บทท่ี 7 วงจรเชิงลาํ ดบั แลตชและฟลปิ ฟลอป วงจรดจิ ติ อลและลอจกิ

แบบฝกหดั ทา ยบท

1. จากตารางสเตตทกี่ าํ หนด จงหาคา ตอ ไปนี้
(1.1) เขยี นแผนภาพสเตต
(1.2) ถา ปอ นอนิ พตุ x = 01101000 ใหก บั วงจร กาํ หนดสเตตเร่ิมตน คือ A จงหาลาํ ดับของเอาตพตุ
และ
สเตตสดุ ทา ย Input
X
Present
State 0 1
A C/1 B/0
B D/0 C/1
C B/1 A/0
D A/0 D/0

2. จากแผนภาพสเตตที่กาํ หนด จงหาคา ตอ ไปนี้
(2.1) เขยี นตารางสเตต
(2.2) ถา ปอ นอน พุต x = 001011001 ใหกบั วงจร กาํ หนดสเตตเริ่มตน คอื C จงหาลาํ ดบั ของเอาตพ ุต

และสเตตสดุ ทาย

3. จงเขยี นตารางความจรงิ ของวงจรตอไปนี้ แลว พจิ ารณาตารางความจรงิ ของแตละวงจรวา มคี ุณสมบตั ิ
เหมือนฟลปิ ฟลอปชนิดใด

(3.1)

QQ

วงจรดจิ ติ อลและลอจกิ บทท่ี 7 วงจรเชิงลําดบั แลตชและฟลิปฟลอป 237

(3.2)

QQ

(3.3)

QQ

(3.4)

QQ

4. จากรปู สญั ญาณทก่ี ําหนด นาํ ไปจา ยใหก บั อินพตุ ของ J-K Flip-Flop จงเขยี นสญั ญาณเอาตพ ตุ Q เมอ่ื
ใชฟ ลปิ ฟลอปตอไปน้ี (กําหนดคา เร่ิมตน ของ Q เปน 0)

(4.1) J-K Flip-Flop แบบ Positive Edge-Triggered
(4.2) J-K Flip-Flop แบบ Negative Edge-Triggered

5. จากรปู สญั ญาณทกี่ ําหนด นาํ ไปจา ยใหกบั อนิ พตุ ของ Clocked T Flip-Flop แบบ Negative Edge-
Triggered จงเขยี นสัญญาณเอาตพ ตุ Q เม่อื คาเรม่ิ ตน ของ Q เปน 1

238 บทท่ี 7 วงจรเชิงลาํ ดับ แลตชแ ละฟลิปฟลอป วงจรดจิ ิตอลและลอจกิ

เอกสารอา งองิ
นภทั ร วัจนเทพินทร. 2545. วงจรดจิ ติ อล ภาคปฏบิ ัต.ิ กรงุ เทพมหานคร : สยามสปอรต ซนิ ดิเคท.
บัณฑติ บวั บชู า. 2545. ทฤษฎแี ละการออกแบบวงจรดจิ ติ อล. กรงุ เทพมหานคร : ฟส ิกสเ ซ็นเตอร.
มงคล ทองสงคราม. 2545. ดิจิตอลเบอ้ื งตน. กรุงเทพมหานคร : รามาการพมิ พ.
รฐั วฒุ ิ ประทมุ ราช. 2545. การออกแบบวงจรดจิ ิตอล. กรงุ เทพมหานคร : ซีเอด็ ยเู คชัน่ จาํ กัด.
รงแสง เครอื ไวศยวรรณ. 2545. การออกแบบวงจรดจิ ิตอล. กรงุ เทพมหานคร : สมาคมสง เสรมิ
วศิ วกรรมสถานแหงประเทศไทย. (2540). ศพั ทเทคนคิ วิศวกรรมอเิ ลก็ ทรอนกิ ส. กรงุ เทพมหานคร

: จฬุ าลงกรณมหาวิทยาลัย.
Bignell James & Donavan. (2000). Digital Electronics. (4th ed.). New York : Delmar .
Kleitz, W. (1999). Digital Electronics. New Jersey : Prentice-Hall.
Mano, Morris P. (1991). Digital Design. Los Angeles : Prentice-Hall.
Reis, R.A. (1991). Digital Electronics through Project analysis. New York : Macmillan.
Tocci, R. J. , & Wildmer, N. S. (2001). Digital Systems. (8th ed.). New Jersey : Prentice-

Hall.

แผนบริหารการสอนประจําบทที่ 8
วงจรนับ 8 ช่วั โมง

หัวขอเนอื้ หา

8.1 บทนาํ
8.2 วงจรนบั เลขฐานสองแบบนบั ขน้ึ
8.3 วงจรนับเลขฐานสองแบบนบั ลง
8.4 การควบคุมการนบั
8.5 วงจรนบั ตามคา ทก่ี าํ หนด (Modulus Counter)
8.6 ไอซีวงจรนบั เบอร 7493
8.7 ไอซวี งจรนบั เบอร 7490
8.8 วงจรนับแบบเขา จังหวะ
8.9 วงจรหารความถ่ี
8.10 การนบั วงจรนับมาตอ รว มกนั
8.11 สรุป
แบบฝก หดั ทายบท

วตั ถปุ ระสงคเ ชงิ พฤตกิ รรม

เมอื่ เรียนจบเร่ืองนแี้ ลว ผูเ รยี นจะมคี วามสามารถดังน้ี
1. อธบิ ายชนิดของวงจรนบั ได
2. อธิบายการนาํ เอาไอซีมาออกแบบวงจรนับได
3. ออกแบบวงจรนบั แบบเขา จงั หวะได

วิธีสอนและกิจกรรมการเรียนการสอน

1. ผสู อนนาํ เขา สูบทเรยี น
2. แบง นกั ศกึ ษาออกเปน 5 กลุม แลว ใหผเู รียนศกึ ษาเน้อื หาจากเอกสารประกอบการสอน
3. ใหผ เู รยี นแตล ะกลมุ เขียนแผนภาพแนวความคดิ แสดงภาพรวมของเน้อื หาของวงจรนบั
4. ใหผ ูเ รียนทาํ ใบงานเรอื่ ง วงจรนบั
5. ใหผเู รยี นแตล ะกลมุ อภปิ รายเน้อื หา
6. ใหผ เู รียนทาํ แบบฝก หดั ทา ยบท เรือ่ งวงจรนับ
7. ผูส อนสรปุ เร่อื งวงจรนบั

240 บทที่ 8 วงจรนบั วงจรดิจิตอลและลอจกิ

สื่อการเรียนการสอน

1. เอกสารประกอบการสอนเรอ่ื ง วงจรนับ
2. บอรดทดลองดจิ ิตอลและลอจกิ
3. ใบงานเรอ่ื ง วงจรนบั
4. แบบฝก หดั ทา ยบท

การวดั ผล

1. สงั เกตการณเขา รว มกจิ กรรมกลมุ
2. จากการปฏบิ ัตติ ามใบงาน
3. จากการทําแบบฝก หัดทา ยบท

การประเมนิ ผล

1. ศกึ ษาเอกสารประกอบการสอนและทาํ กจิ กรรมไดแลว เสร็จภายในกาํ หนด
2. ปฏิบัตติ ามใบงานไดถ ูกตอง
3. ทาํ แบบฝก หดั ทา ยบทไดถ ูกตอ งไมนอ ยกวา รอยละ 80 เปอรเ ซ็นต

วงจรดจิ ติ อลและลอจกิ บทที่ 8 วงจรนบั 241

บทที่ 8
วงจรนบั (Counter Circuit)

8.1 บทนํา
ในบทที่ 2 ไดกลาวถึงเกตพื้นฐานท่ีใชเปนวงจรในสวนของอุปกรณที่เก่ียวกับการตัดสินใจโดย

คาท่ีเอาตพตุ จะขึ้นอยูกบั การปอนสัญญาณเขาที่อินพุต ในบทท่ี 6 ไดกลาวถึงการนําเอาเกตหลายๆ ตัว
มาตอเปน วงจรทเี่ รยี กวา วงจรเชิงจัดหมู ทําใหก ารทาํ งานมคี วามซบั ซอนมากกวา การใชเกตเพียงตัวเดียว
สวนในบทที่ 7 ไดกลาวถึงอุปกรณท่ีเรียกวาฟลิปฟลอป ใชในการเก็บขอมูลของเลขฐานสองและใชเปน
วงจรหารความถ่ีที่ปอนเขามา เมอ่ื นําเอาฟลปิ ฟลอปมาตอรวมกันหลายๆ ตัว จะไดเปนวงจรท่ีเรียกวา
เชิงลําดบั วงจรนแี้ บงออกไดเปน 2 ชนดิ คือ วงจรนบั และวงจรรีจิสเตอร

วงจรนับเปนวงจรท่ีเกดิ จากการนําเอาฟลปิ ฟลอปมาตอ รวมกัน เพื่อนับจํานวนพัลสท่ีปอนเขาทาง
อนิ พุต จึงคลายกับวา ฟลิปฟลอปทําหนา ท่ีเปนวงจรนับ วงจรนับแบงเปน 2 ชนิด คอื แบบไมเขาจังหวะ
(Asynchronous) และแบบเขา จังหวะ (Synchronous)

วงจรนับแบบไมเขา จงั หวะหรือรปิ เปล เปน วงจรนับพื้นฐานที่ใช J-K ฟลปิ ฟลอปมาตอ รวมกนั โดยให
สัญญาณเอาตพตุ ของฟลิปฟลอปตัวแรกตอเขา ทขี่ า CLK ของฟลิปฟลอปตัวถัดไปทําใหฟ ลปิ ฟลอปแตล ะ
ตวั ถกู กระตนุ ไมพรอมกัน สวนวงจรนบั แบบเขา จังหวะ ฟลปิ ฟลอปทกุ ตัวจะตอ ขา CLK เขา ดว ยกัน เพื่อให
สัญญาณนาฬกิ ากระตนุ ใหท าํ งานพรอ มกัน วงจรนับในแตล ะแบบยงั แบง ออกเปนวงจรนบั ข้นึ วงจรนับลง
และวงจรนับตามคา ทก่ี ําหนด ซ่งึ จะไดก ลาวตอไป
8.2 วงจรนับเลขฐานสองแบบนับขน้ึ (Binary Up Counter)

วงจรนับเลขฐานสองแบบนับข้ึน เปนวงจรแบบไมเขาจังหวะแบบหน่ึงที่ใชนับคาของเลขฐานสอง
ไปตามลาํ ดบั วงจรนับแบบน้ีใช J-K ฟลปิ ฟลอป 4 ตวั นับคา ไดตั้งแต 010 (00002) ไปถึงคา 1510 (11112)

การตอวงจรนับเลขฐานสองแบบนับขึ้น จะตอสัญญาณนาฬิกาเขาท่ีขา CLK ของฟลิปฟลอป A
เอาตพ ตุ ของฟลิปฟลอป A ตอกับขา CLK ของฟลปิ ฟลอป B และเอาตพุตของฟลปิ ฟลอป B C จะตอเขา
กับขา CLK ของฟลปิ ฟลอป C และ D ตามลําดับ คาการนับทเี่ อาตพ ตุ ของฟลิปฟลอป A B C และ D มีคา
น้าํ หนักเปน 1,2,4 และ 8 ตามลาํ ดับ

การทํางานของฟลิปฟลอปในวงจรนับ ตองทําใหขา J และ K เปนลอจิก 1 เพ่ือใหทาํ งานในโหมด
ทอ็ คเกลิ โดยมีลําดบั การนบั ตามไดอะแกรมแสดงเวลาในรปู ที่ 8.1 (ข) โดยเริ่มนบั จากคา 00002 จะเห็น
ไดว าท่ีเอาตพตุ A มลี อจกิ เปน 1 และ 0 สลับกันไปทุกครง้ั ในชวงขอบขาลงของสญั ญาณนาฬิกา เนื่องจาก
ขา CLK ของฟลิปฟลอป B ตอกบั เอาตพุตของฟลปิ ฟลอป A ทาํ ใหเกดิ การเปลีย่ นแปลง 2 คร้งั เมื่อมีการ
ปอนสัญญาณนาฬิกาเขามาท่ีฟลิปฟลอป A สวนฟลิปฟลอป C และ D จะเปล่ียนทุก 4 และ 8 คร้ัง
ตามลําดับ

242 บทที่ 8 วงจรนบั วงจรดิจิตอลและลอจกิ

การนับคาแสดงในตารางรูปท่ี 8.1 (ค) โดยแสดงคา การนบั จาก 00002 ไปยงั 11112 เม่อื ถงึ คา สูงสุด
จะกลบั มานบั ท่ีคาเร่ิมตนใหม เปนเชนนไ้ี ปเร่อื ยๆ ถายงั มสี ัญญาณนาฬิกาปอนเขามา

(ก) วงจร

(ข) ไดอะแกรมแสดงเวลา
รูปท่ี 8.1 วงจรนบั ขึน้ 4 บติ

วงจรดจิ ติ อลและลอจกิ บทที่ 8 วงจรนับ 243

(ค) ลาํ ดับการนับ
รูปที่ 8.1 (ตอ )
8.3 วงจรนับเลขฐานสองแบบนบั ลง (Binary Down Counter)
วงจรนับลงเปนวงจรท่ีนับจากคาสูงสุดไปยังคาเริ่มตนท่ีเปน 0 มีการตอวงจรตามรูปที่ 8.2 (ก)
เปนวงจรทใ่ี ช J-K ฟลิปฟลอป 4 ตวั โดยตอ ขา CLK ของฟลิปฟลอปตวั ขา งหนา กบั เอาตพตุ Q ของฟลิป-
ฟลอปตัวที่อยูถัดไปตามลําดับ โดยมีลําดับข้ันการนับตามไดอะแกรมแสดงเวลา ในรูปท่ี 8.2 (ข) และ
มีคา ทแ่ี สดงการนับตามตารางในรูปท่ี 8.2 (ค) การเริ่มนับจะตองเซตฟลปิ ฟลอปทกุ ตัวไวทคี่ าเริ่มตนเปน
11112 แลวนับถอยหลังไปจนถึงคา 00002 ตอจากน้ันจึงกลับมานับท่ี 11112 ใหม เปนเชนนีไ้ ปเร่ือยๆ
ถา ยงั มสี ญั ญาณนาฬกิ าปอ นเขา ท่ีอินพตุ ของฟลปิ ฟลอปตวั แรก

QQQQ

(ก) วงจร
รปู ที่ 8.2 วงจรนับลง 4 บิต

244 บทท่ี 8 วงจรนับ วงจรดจิ ติ อลและลอจกิ

(ข) ไดอะแกรมแสดงเวลา

(ค) ลาํ ดับการนบั
รูปที่ 8.2 (ตอ )
8.4 การควบคุมการนบั (Counter Control)
การนบั ขึ้นหรือนับลง เปน การนับจากคา สงู สดุ ไปยังคา ตํา่ สดุ หรอื นับจากคา ต่ําสุดไปยังคา สูงสดุ แตถ า
ตองการใหเ ร่ิมนบั ตามคา ทต่ี องการทาํ ไดโดยการรเี ซต (Reset) หรือพรเี ซต (Preset) ฟลิปฟลอป โดยปอน
สัญญาณเขา ที่ขาพรีเซตของฟลิปฟลอปแตล ะตวั ดงั แสดงในรปู ที่ 8.3 เปนวงจรนับท่ีต้ังคา เรม่ิ ตนไวท่ี 610

วงจรดจิ ิตอลและลอจกิ บทท่ี 8 วงจรนับ 245

รูปท่ี 8.3 วงจรนบั ตัง้ คา ไวท ี่ 610
การรีเซตเปนการยกเลิกการนับโดยการปอนลอจิก 0 เขาท่ีขารีเซต เพื่อใหวงจรนับแสดงคาการ
นบั เปน 00002 การพรเี ซตเปนการกาํ หนดคาเริ่มตนในการนับโดยการปอนลอจกิ 0 เขาที่ขาพรีเซต เชน
ตอ งการเร่ิมนับท่ีคา 610 ตอ งทําเปนเลขฐานสองไดเทากับ 01102 แตการพรเี ซตตองใชลอจิก 0 จึงตอง
เปลยี่ นใหเปนคาตรงขา มไดเปน 10012 แลวนําคานไ้ี ปปอนเขาท่ีขาพรีเซต เพื่อทําใหวงจรเริม่ นบั คาจาก
610 เปน ตนไปจนถงึ คา 11112 หรือคา 15 กท็ าํ การรเี ซต็ ขา CLR เพือ่ เร่มิ ตนการนับใหม
ตวั อยางที่ 8.1 จากไดอะแกรมแสดงเวลาเปนวงจรนับโดยเริ่มนบั จากคาใด
วธิ ที าํ ใหด ใู นชวงทีม่ ีการพรเี ซตเมอ่ื ขา CLR เปน ลอจิก 1 สญั ญาณท่ขี า PR ของ FFD FFC FFB และ FFA
เปน 10112 ตามลําดับ เมอ่ื กลับเปน คาตรงกนั ขา มจะไดเ ปน 01002 ตรงกบั เลข 4 ซึ่งเปนคาเริม่ ตน การ
นับ

ใหดูชวงที่มีการพรีเซตเม่ือขา CLR เปนลอจิก 1
สัญญาณที่ขา PR ของ FFD FFC FFB และ FFA
เปน 10112 ตามลําดับเมื่อกลับคาเปนคาตรงกัน
ขามจะไดเปน 01002 ตรงกับเลข 4 ซึ่งเปนคา
เร่ิมตนในการนบั

รูปที่ 8.4 ไดอะแกรมแสดงเวลาตามตวั อยา งท่ี 8.1

246 บทที่ 8 วงจรนับ วงจรดิจติ อลและลอจกิ

8.5 วงจรนับตามคา ท่กี าํ หนด (Modulus Counter)
การใชง านของวงจรนบั ไมจําเปนตอ งนับถงึ คาสงู สดุ เสมอไป เชน วงจรนบั ขนาด 3 บติ จะนับไดส งู สดุ

7(0-7) แตในการใชง านจริง เชน ใชเปนวงจรนับเวลาเปนนาทีทหี่ ลกั หนว ยจะนบั เปน 0 1 2 3 4 5 แลว
กลบั มาเรมิ่ ตนที่ 0 อีกคร้งั หนง่ึ การนับแบบนี้ตอ งเพมิ่ วงจรควบคุมเขาไปในวงจรนับ ตามตวั อยางตอไปนี้

8.5.1 วงจรนับ 10 แบบนับขึ้น เปนวงจรที่มีชวงการนับจาก 00002 – 10012 การนับจะตองใช
สัญญาณนาฬิกา 10 พลั ส จงึ จะกลับมาเรม่ิ ตนใหม การนบั แบบนีน้ าํ ไปใชเ ปนตัวแสดงผลของเลขฐานสิบ
ตัวอยางของวงจรนับ 10 แสดงในรูปท่ี 8.5 วงจรนี้ประกอบดวย J-K ฟลิปฟลอป 4 ตัว กับแอนดเกต
1 ตัว โดยกําหนดใหฟลิปฟลอป A เปนบิตตํ่าสุดที่มีสัญญาณนาฬิกาปอนเขาโดยมีการเปลี่ยนแปลง
เอาตพ ตุ ในชว งขอบขาลงของสัญญาณนาฬกิ า

A1

Q

รปู ท่ี 8.5 วงจรนับ 10 แบบนบั ข้นึ
การทํางานของวงจร เรมิ่ จากรีเซตฟลิปฟลอปทุกตัวเพือ่ ใหเ อาตพ ตุ Q ของฟลปิ ฟลอป D เปน ลอจิก
1 สญั ญาณนี้จะถูกปอ นกลบั เขาท่ีขาอินพุต J และ K ของฟลิปฟลอป B เพ่ือใหทํางานในโหมดท็อคเกิล
ขณะเดยี วกันขาอินพุตของฟลิปฟลอป A และฟลิปฟลอป C ยงั คงเปน ลอจกิ 1 จึงทํางานในโหมดทอ็ คเกิล
ทาํ ใหเอาตพุต Q ของฟลิปฟลอป B และฟลิปฟลอป C เปน ลอจิก 0 และยงั ทําใหเอาตพ ุตของแอนดเ กต
เปนลจิก 0 ดว ย ลอจิก 0 และ 1 ทีข่ า J และ K ของฟลปิ ฟลอป D จะทํางานในโหมดเซต
เมอ่ื นับถึงคา 710(01112) ทีเ่ อาตพุต Q ของฟลปิ ฟลอป B และฟลิปฟลอป C เปนลอจิก 1 ทงั้ คู ทําให
เอาตพตุ ของแอนดเกตเปน ลอจกิ 1 จึงทําใหฟ ลิปฟลอป D ทํางานในโหมดท็อคเกลิ ในชวงขอบขาลงของ
สัญญาณนาฬกิ าพลั สท ่ี 8 เขา ขา
คา การนับจะเพิ่มเปน 10002 (810) ในขณะท่ีเอาตพุต Q ของฟลิปฟลอป D จะปอ นลอจิก 0 เขาท่ี
อนิ พตุ J และ K ของฟลปิ ฟลอป B แอนดเกตจะไมถ ูกกระตุน ทําใหข า J ของฟลิปฟลอป D เปนลอจกิ 0
จงึ ทํางานในโหมดรีเซต
ขณะท่ีถึงขอบขาลงของสัญญาณนาฬิกาพัลสที่ 9 ฟลิปฟลอป A ท็อคเกิลอกี ครงั้ หน่ึง ทําใหก ารนับ
เพิ่มข้ึนเปน 10012 ในชวงสัญญาณนาฬิกาพัลสที่ 10 ฟลิปฟลอป A ท็อคเกิลอีก ทําใหเอาตพุต Q

วงจรดิจติ อลและลอจกิ บทที่ 8 วงจรนบั 247

เปนลอจิก 0 เม่ือปอนสัญญาณในชวงขอบขาลงเขาท่ีฟลิปฟลอป B และฟลิปฟลอป D จะไมเกิดการ
เปล่ียนแปลงเพราะขา J และ K เปนลอจิก 0 สวนฟลิปฟลอป D ท็อคเกิล เปนการทํางานในโหมด
รเี ซต ทาํ ใหวงจรนับแสดงคา เปน 00002 ในชว งขอบขาลงของสัญญาณนาฬกิ าพลั สท่ี 10

Q QQ

รปู ท่ี 8.6 วงจรนบั 6 แบบนบั ขึ้น
8.5.2 วงจรนบั 6 แบบนบั ขึ้น เปน วงจรนับต้งั แตคา 0 – 5 แลว กลับมาเร่ิมตน ใหมท ่ี 0 การนบั แบบน้ี
ใชนับเลขหลกั หนว ยของนาที หรอื วินาทขี องนาฬกิ า วงจรนบั 6 ใชวงจรนับ 4 รวมกบั วงจรนบั 2 โดยตอ
เปนวงจรตามรูปที่ 8.6 วงจรนบั 2 ใชฟ ลปิ ฟลอป 1 ตวั อยูดานปอนสญั ญาณเขา สวนวงจรนับ 4 จะอยู
ถัดไปเม่อื ตอ รวมกันทําใหเ ปนวงจรนบั ไดต ัง้ แต 0 – 5
8.5.3 วงจรนับ 10 แบบนับลง เปนวงจรที่นบั ต้ังแต 9 ลงไปถึง 0 กอนทจ่ี ะกลบั มานับ 9 อกี ครง้ั หนึ่ง
วงจรนับแบบนม้ี ีวงจรดังรูปที่ 8.7 ประกอบดวย J-K ฟลิปฟลอป 4 ตัว นอรเ กตและแนนดเกตอยา งละ
1 ตัว
8.5.4 วงจรนับ 6 แบบนับลง เปนวงจรท่ีใชนับถอยหลังจาก 5 ไปยัง 0 แลวกลับไปนับท่ี 5 อีกคร้ัง
หนึ่ง ใชในวงจรนับถอยหลังที่แสดงคา หลักหนวยของนาทีและวินาทีบนแผนปายแสดงคะแนน วงจรน้ี
ประกอบดวย J-K ฟลิปฟลอป 4 ตัว และออรเกต 1 ตวั โดยตอ เปนวงจรตามรปู ท่ี 8.7

248 บทที่ 8 วงจรนับ วงจรดิจติ อลและลอจกิ

Q QQ Q

รูปที่ 8.7 วงจรนบั 10 แบบนบั ลง

QQ

รปู ที่ 8.8 วงจรนับ 6 แบบนบั ลง
วงจรนบั แบบไมเ ขา จงั หวะท่ีปอ นไอซขี นาดกลางและมใี ชก ันแพรห ลาย มี 2 เบอร คอื 7493 เปนวงจร
นบั เลขฐานสอง และ 7490 เปนวงจรนับสบิ มีรายละเอยี ดดงั น้ี
8.6 ไอซีวงจรนับเบอร 7493 (7493 Counter Integrate Circuit )
ไอซเี บอร 7493 เปน วงจรนบั เลขฐานสองที่ประกอบดว ย J-K ฟลิปฟลอป ทํางานทข่ี อบขาลง จํานวน
4 ตัว และแนนดเ กต 1 ตวั เปนวงจรนับตงั้ แต 0 – 15 มีวงจรแสดงในรูปท่ี 8.9 (ก) จะเห็นไดว า มอี ินพุต
ทีจ่ ะปอนสญั ญาณนาฬิกาเขา 2 เสนคือ อินพุต A กับอินพุต B ท่เี ปน เชนน้ีเพราะมีวงจรนับ 2 วงจร คือ

วงจรดจิ ติ อลและลอจกิ บทที่ 8 วงจรนบั 249

นับ 0 – 1 (นับ 2) และวงจรนับ 0 – 7 (นับ 8) เมื่อตองการใหนับไดถึง 15 จะตองตอสัญญาณนาฬิกา
เขา ทข่ี า A และตอเอาตพ ุตของ QA ขา ทีข่ า CLK ของฟลปิ ฟลอป B

วงจรนับเบอรนี้มีขารีเซต 2 ขา คือ ขา R0(1) และ R0(2) ถาเปนการนับตามปกติขาทั้งสองหรือขาใด
ขาหน่ึงตอ งเปน ลอจกิ 0 ถาเปน ลอจกิ 1 ทง้ั สองขาจะเปนการรีเซตวงจรนับท้ังสองวงจร เพอ่ื ใชประโยชน
ในการนบั คา ท่ตี องการ เชน ตอ งการใหนบั 0 – 11 (นับ 12) ตอ งทําใหเ อาตพตุ ของ QA และ QB ตอ กับขา
R0(1) และ R0(2) ตามรูปท่ี 8.9 (ข) เมื่อนบั ถึงคา 11002 จะทาํ ใหขา R0(1) และ R0(2) เปนลอจิก 1 ทั้งคูท ําให
วงจรนบั ถกู รเี ซตเปน 00002 การหนวงเวลาของวงจรนบั นี้มคี าประมาณ 40 นาโนวนิ าที เมือ่ นับมาถึงคา
12 จะเปล่ียนแปลงเปน 00002 เรว็ มาก(Spike หรือ Glitch) ดงั นั้นคา 12 จึงเปน คาทไี่ มคงท่ี ไมถือวา เปน
คา ท่ีนับได
ตัวอยา งท่ี 8.2 ถาตองการดดั แปลงไอซี 7493 ใหเปน วงจรนบั 12 จะตอ ขา R0(1) และ R0(2) อยา งไร
วิธีทํา ตอ ขา R0(1) และ R0(2) เขาท่ีเอาตพ ุต QB และ QC ตามลาํ ดับ การตอไอซี 7493 ใชงานตองทราบ
ตาํ แหนงขา และตารางการทํางานซ่งึ แสดงในรูปท่ี 8.9 (ค) และรูปท่ี 8.9 (ง) ตามลาํ ดบั

QA QB QC QD

QQQ Q

R0

(ก) วงจร
รูปท่ี 8.9 ไอซวี งจรนับ เบอร 7493

250 บทท่ี 8 วงจรนบั วงจรดิจิตอลและลอจกิ

QA QB QC QD

QQQQ

R0

(ข) วงจรนบั 12 แบบนบั ขึ้น

R 0(1)
R 0(2) Q A

QD
VCC

QB
QC

(ค) ตาํ แหนง ขา

(ง) รปู รางจริง (จ) ลําดับการนับ

รปู ที่ 8.9 (ตอ )

วงจรดจิ ิตอลและลอจกิ บทท่ี 8 วงจรนบั 251

ตัวอยางที่ 8.3 เม่ือปอนรูปคล่ืนตามรปู ท่ี 8.10 เขาท่ีไอซี 7493 นับ 16 จงเขียนเอาตพุตที่เกิดขึ้นโดย
เรม่ิ จาก QA = 1 , QB = 0 , QC = 0 และ QD = 1

t1 t2 t3 t4 t5 t6 t7 t8

R 0(1)
R 0(2)

รูปท่ี 8.10 รูปคลน่ื ทอี่ นิ พุตสาํ หรบั ตัวอยา งท่ี 8.3
วิธีทํา พิจารณาดูรูปที่ 8.11 ประกอบคําอธิบายดังนี้

t1 t2 t3 t4 t5 t6 t7 t8

R 0(1)
R 0(2)

QA
QB
QC
QD

รูปท่ี 8.11 รปู คล่นื ทีเ่ อาตพ ุตของตวั อยา งท่ี 8.3
คําอธบิ าย

ในชวง t1 – t2 สัญญาณนาฬิกาเปนลอจิก 1 ขาควบคุม R0(1) และ R0(2) อยูในโหมดการนับ คาที่
เอาตพ ุต QD QC QB QA เทา กับ 1 0 0 12 (9 ฐานสิบ)

252 บทท่ี 8 วงจรนบั วงจรดิจติ อลและลอจกิ

ในชวงเวลา t3 สญั ญาณนาฬกิ าเปลยี่ นจากลอจกิ 1 เปน ลอจิก 0 และขาควบคมุ ยังอยใู นโหมดการนับ
ไดผลการนบั เปลย่ี นเปน QD QC QB QA เทากับ 1 0 1 02 (10 ฐานสบิ )

ในชวงเวลา t4 สัญญาณนาฬิกาเปลย่ี นจากลอจิก 0 เปนลอจิก 1 และขาควบคุมอยูใ นโหมดการนับ
ไมเกดิ การเปล่ียนแปลง ไดเอาตพ ุตเหมือนเดิม

ในชวงเวลา t5 สัญญาณนาฬกิ าเปลยี่ นจากลอจกิ 1 เปนลอจิก 0 และขาควบคมุ ยงั อยใู นโหมดการนบั
ทาํ ใหไ ดเอาตพ ุตที่ QD QC QB QA เทา กับ 1 0 1 12 (11 ฐานสบิ )

ในชวงเวลา t6 ขาควบคุม R0(1) และ R0(2) เปนลอจิก 1 ท้ังคู ทําใหเอาตพ ุตถกู รีเซต จงึ ไดเอาตพตุ เปน
0 0 0 02 (0 ฐานสบิ )

ในชว งเวลา t7 สญั ญาณนาฬกิ า ยงั เปนลอจกิ 1 ทาํ ใหไดเอาตพุตคงเดมิ
ในชว งเวลา t8 สญั ญาณนาฬกิ าเปลยี่ นจากลอจกิ 1 เปน ลอจกิ 0 และขาควบคุมยังอยใู นโหมดการนบั
ทําใหไดเอาตพ ตุ เปน 0 0 0 12 (1 ฐานสบิ )
ดงั นัน้ จึงไดร ูปคลน่ื ท่เี อาตพ ุตตามรปู ที่ 8.11
8.7 ไอซวี งจรนบั เบอร 7490 (7490 Decimal Counter Integrate Circuit )
ไอซเี บอร 7490 เปนวงจรนบั สิบ ประกอบดวยฟลิปฟลอปทาํ งานทีข่ อบขาลง ภายในเปนวงจรนับ 5
และวงจรนับ 2 วงจรนับสองสามารถแยกจากกันหรือตอรวมกนั เปนวงจรนับ 10 ได มีวงจรแสดงดงั รูปท่ี
8.12
วงจรในรูปท่ี 8.12 (ก) แสดงสัญญาณนาฬิกาท่ีตอเขาขา A และ B สัญญาณนาฬิกาที่เขาขา A
ใชสาํ หรับวงจรนับ 2 สวนสัญญาณนาฬิกาท่ีตอเขา ขา B ควบคุมการทํางานของวงจรนบั 5 เม่ือตองการ
ทําใหเปนวงจรนับ 10 ตองตอสญั ญาณนาฬิกาเขาที่ขา A และตอขา QA เขากับขาสัญญาณนาฬิกาของ
วงจรนบั 5 ท่ีตอ รวมกันอยู นอกจานย้ี ังมขี า R0(1) R0(2) และ R9(1) R9(2) จะตอ งตอ ขาใดขาหนง่ึ หรือท้งั สอง
ขาเขากับลอจกิ 0 เพื่อใหการนับเปนปกติ ถา R0 เปน ลอจิก 1 ขาใดขาหนึ่งหรือทง้ั สองขา จะทําใหวงจร
นบั ถูกรีเซตเปน 00002 (DCBA = 00002) ถาขา R9 เปนลอจิก 1 จะต้ังคาการนับไวท่ี 9 หรือ DCBA =
10012 ในการตอ วงจรและอธบิ ายการทํางานจาํ เปนตองทราบตําแหนงขาและตารางการทํางาน ดังแสดง
ในรูปที่ 8.12 (ข) และรปู ท่ี 8.12 (ค)

วงจรดจิ ิตอลและลอจกิ บทท่ี 8 วงจรนับ 253

QA QB QC QD

QD

R0 R0

(ก) วงจรนบั

R 0(1)
R 0(2) Q A

QD
VCC
R 9(1) QB
R 9(2) QC

(ข) ตําแหนง ขา

(ง) ลําดบั การนบั

(ค) รูปรา งจริง
รปู ท่ี 8.12 วงจรนบั สิบท่ีเปน ไอซเี บอร 7490

8.8 วงจรนับแบบเขาจังหวะ (Synchronous Counter)
วงจรนับแบบไมเขาจังหวะใชอุปกรณจํานวนนอยทําใหมีราคาถูก แตมีขอเสียในเร่ืองการนับทําได

เฉพาะที่ความถี่ต่ําๆ เทานั้น ขอจํากัดน้ีดูไดจากวงจรและไดอะแกรมเวลา ในรูปท่ี 8.13 เปนวงจรนับ 8
มีขอสังเกตวาในชวงขอบขาลงของสัญญาณนาฬิกา จะมีเวลาหนวงในการสงขอมูลจากอินพุตไปยัง

254 บทที่ 8 วงจรนบั วงจรดจิ ติ อลและลอจกิ

เอาตพตุ ของฟลปิ ฟลอปแตละตัว ถา วงจรนับทํางานท่ีความถีต่ ่ําจะไมมีปญ หาเกิดขึ้น แตถาผลรวมของ
เวลาหนวงทฟี่ ลิปฟลอปแตล ะตวั นอ ยกวาความถขี่ องสญั ญาณนาฬิกาทป่ี อนเขา มา จะทําใหเ กิดปญหาข้นึ
ตามตัวอยางในรูปท่ี 8.13 (ข) สมมติวาชวงเวลาการหนว งของฟลิปฟลอปแตละตัวเปน 30 นาโนวินาที
และสญั ญาณนาฬิกาท่ีปอนเขามามีชว งเวลาเปน 80 นาโนวนิ าที ในชวงทผ่ี านฟลิปฟลอป A ใชเวลา 30
นาโนวินาที ยังไมเ กิดปญหา เม่ือผานฟลิปฟลอป B เวลาหนวงเพิม่ ขน้ึ อีกเปน 30 นาโนวินาที ยังนอยกวา
80 นาโนวินาที วงจรยังคงทํางานตามปกติ แตเ มือ่ ถงึ สัญญาณนาฬกิ าพลั สท่ี 4 ทีฟ่ ลปิ ฟลอป C เวลาหนวง
เพ่ิมเปน 90 นาโนวนิ าที หลังจากขอบขาลงของสัญญาณนาฬิกา ซ่ึงมคี ามากกวา 80 นาโนวินาที ทําให
วงจรนับไมเพิ่มเปน 4 จนกวาสัญญาณนาฬิกาพัลสท่ี 5 จะปอนเขามา จึงทําใหเกิดปญหาในการนับ
ปญหาน้ีแกไดโดยใชการตอวงจรนับเปน แบบเขา จังหวะ เพ่ือทําใหการกระตุนฟลิปฟลอปเกิดข้นึ พรอมๆ
กนั โดยใชสัญญาณนาฬิกาจากจุดเดยี วกัน ทําใหสญั ญาณนาฬิกาเขาไปกระตุน ฟลิปฟลอปทุกตัวในเวลา
เดยี วกนั

80 ns (ก) วงจร

CLKV 1 234 5 t
อนิ พตุ t
t
V 3n0s t
A
V 3n0s
เอาตพุต B
V 30 ns
C 90 ns

(ข) เวลาในการหนว ง

รูปท่ี 8.13 วงจรนบั แบบไมเ ขา จงั หวะ

วงจรดิจิตอลและลอจกิ บทที่ 8 วงจรนบั 255

ตัวอยางของวงจรนับแบบเขาจังหวะ ดังรูปท่ี 8.14 เปนวงจรนับ 16 ประกอบดว ย J-K ฟลิปฟลอป
4 ตัว และแอนดเกต 2 ตัว การทํางานของวงจ รข้ึนอยูท่ีอินพุต J และ K ของฟ ลิปฟ ลอป
แตล ะตัว ซ่ึงจะถกู ควบคุมแยกกันกอนทจ่ี ะมสี ญั ญาณนาฬิกาปอนเขา มา การทาํ งานของวงจรมดี ังน้ี

ใหฟลิปฟลอป A เปนบิตหลักท่ี 1 จะท็อกเกิลทุกครั้งที่มีสัญญาณนาฬิกาเขามา เพราะขา J และ K
เปน ลอจกิ 1

ฟลิปฟลอป B เปนบิตหลักที่ 2 จะท็อกเกิลทุกคร้ังท่ีมีสัญญาณนาฬิกาเขามา ใชชวงที่มีสัญญาณ
นาฬิกาเปนเลขคูเขามาทําใหขา J และ K เปนลอจิก 0 เพราะไดรบั สัญญาณจากเอาตพ ุต Q ของฟลิป-
ฟลอป A ดังนน้ั ฟลปิ ฟลอป B จึงไมเ ปลี่ยนแปลงในชวงทีม่ ีสญั ญาณนาฬกิ าเปน เลขคี่เขา มา

A1 A2

QQQ Q

(ก) วงจร

(ข) ลําดบั การนับ
รปู ท่ี 8.14 วงจรนบั 16 แบบเขา จังหวะ

256 บทที่ 8 วงจรนบั วงจรดิจิตอลและลอจกิ

ฟลิปฟลอป C เปนบิตหลักท่ี 4 ในชวงสัญญาณนาฬิกา 3 พัลสแรก จะไมเกิดการเปลี่ยนแปลง
แตจ ะท็อคเกลิ ทุกๆ สัญญาณนาฬิกา 4 พัลส ตามตารางในรปู ที่ 8.14 (ข) เมอื่ สัญญาณนาฬิกาเปลี่ยนไป
4 พัลส จะทาํ ใหเอาตพุตของฟลปิ ฟลอป A และฟลปิ ฟลอป B เปนลอจิก 1 ไปกระตนุ แอนดเ กต A1 และ
ทําใหฟ ลปิ ฟลอป C ทาํ งานในโหมดท็อคเกลิ

ฟลิปฟลอป D เปนบติ หลักที่ 8 จะทํางานในโหมดคงเดมิ ทกุ ๆ สัญญาณนาฬกิ า 7 พลั ส และจะทาํ งาน
ในโหมดท็อคเกลิ ทุกๆ สญั ญาณนาฬิกา 8 พัลส ตามตารางในรูปท่ี 8.14 (ข) มีขอสังเกตวา เม่อื นับถึง 8
เอาตพุต Q ของฟลิปฟลอป A B ฟลิปฟลอป C เปนลอจิก 1 จะไปกระตนุ ใหแอนดเ กต A2 เปนลอจกิ เพอื่
ทําใหฟ ลปิ ฟลอป D ทํางานในโหมดท็อคเกลิ

ลําดับการนับของวงจรแบบเขา จังหวะ คลายกบั วงจรนับแบบเลขฐานสองตามทีไ่ ดอธบิ ายไวใ นรปู ท่ี
8.1 คุณลักษณะท่ีสําคัญอีกอยางหน่ึงของวงจรนับแบบเขาจังหวะคือ ชวงเวลาการหนวงมีคาเทากับ
ชวงเวลาการหนว งของฟลปิ ฟลอปเพียงตวั เดียว ทาํ ใหวงจรนบั ทาํ งานทีค่ วามถส่ี ูงได ขอจาํ กดั ของวงจรนับ
แบบเขาจงั หวะคือวงจรมคี วามซับซอน ทาํ ใหมีราคาแพงขน้ึ

8.8.1 หลักการออกแบบวงจรนับแบบซิงโครนัส
หลักการออกแบบวงจรนับแบบเขาจังหวะหรือซิงโครนัส จะตองพิจารณาถึงสถานะปจจุบัน

(PS) และสถานะถัดไป (NS) รวมกับอุปกรณที่ทําหนาที่เปนหนวยความจํา เชน ตารางที่ 8.1 จะเปน
ตารางแสดงคณุ สมบัตขิ อง JK ฟลิปฟลอป สําหรับการเปลี่ยนแปลงคาสถานะ เม่ือไดรบั สัญญาณอนิ พุต
ปอนเขาที่ขา J และ K เพราะฉะนั้นจึงสามารถสรุปขั้นตอนการการออกแบบวงจรนับแบบซิงโครนัส
ไดเ ปน 6 ขน้ั ตอน ดงั น้ี

ตารางที่ 8.1 คณุ สมบัตขิ อง J-K ฟลปิ ฟลอป

Qn Qn+1 ฟงกช นั การทํางาน ลอจกิ อินพตุ สรปุ
PS NS J-K JK JK
0 0 Hold 0 0 0d
0 0 Reset 0 1 1d
0 1 Set 1 0 d1
01 Toggle 11 d0
1 0 Reset 0 1
10 Toggle 11
1 1 Hold 0 0
1 1 Set 1 0

d หมายถงึ สามารถกาํ หนดใหเปน ลอจกิ 0 หรอื 1 กไ็ ด

วงจรดิจิตอลและลอจกิ บทท่ี 8 วงจรนับ 257

1. พจิ ารณาตารางแสดงการนับ หรือสเตตไดอะแกรม
2. ทําการเขียนตารางสเตตเพื่อกําหนดการเปล่ียนแปลงสถานะปจจุบัน (PS) ไปเปนสถานะ
ถัดไป (NS) ของเอาตพ ุต หมายถึงในตาํ แหนงทก่ี าํ ลังนบั อยูใ นปจจบุ นั นนั้ และตําแหนง ท่จี ะนับลําดบั ตอไป
มกี ารเปล่ียนแปลงเกิดข้ึนจาก 0 ไป 1 และ 1 ไป 0 หรือจาก 0 ไปเปน 0 หรือจาก 1 ไปเปน 1
3. นาํ เอาขอมูลขอที่ 1 ละ 2 ไปกาํ หนดสภาวะการเปลย่ี นแปลงของอินพตุ หนว ยความจําโดยใช
ตารางการเปลยี่ นแปลงคณุ สมบัตขิ องหนวยความจําทใี่ ช โดยเริม่ ตน จากการพจิ ารณาในชอ งของ QN (PS)
และ QN +1 (NS) โดยพิจารณาดูวา เอาตพ ุตของเดิมเปลี่ยนไปเปน ของใหมอยา งไร ไมม กี ารเปลยี่ นแปลง
หรอื มีการเปลีย่ นแปลงจาก 0 ไปเปน 1 หรือเปล่ียนแปลงจาก 1 ไปเปน 0
4. เขียนแผนผังคารโนหของคาอินพุตของหนวยความจําที่ไดใ นขอที่ 3 ทุกตัว โดยการใชคา
สถานะเอาตพ ุตปจ จบุ นั (Qn ) เปน ตวั แปร แลว ทําการลดรูปสมการ
5. เขยี นสมการอินพุตสาํ หรับหนวยความจาํ
6. นาํ สมการท่ีไดมาเขียนวงจรลอจิก
ตัวอยา งที่ 8.4 การออกแบบวงจรนบั 0-7 ซิงโครนสั แบบ 3 บิต โดยใช J-K flip-flop เปน
หนว ยความจาํ
วิธที ํา ขั้นท่ี 1 เขยี นแผนภาพสเตต

ขน้ั ที่ 2 เขยี นตารางสเตตเพอื่ กาํ หนดการเปลย่ี นแปลงสถานะปจจบุ ัน (PS) ไปเปน สถานะถัดไป
(NS)

การนบั Q2 (MSB) PS Q0 (LSB) Q2 (MSB) NS Q0 (LSB)
Q1 Q1
00 0 0 0 0 1
10 0 1 0 1 0
20 1 0 0 1 1
30 1 1 1 0 0
41 0 0 1 0 1
51 0 1 1 1 0
61 1 0 1 1 1
71 1 1 0 0 0
00 0 0

258 บทที่ 8 วงจรนบั วงจรดิจติ อลและลอจกิ

ขั้นที่ 3 นาํ เอาขอมูลขอที่ 1 ละ 2 ไปกําหนดสภาวะการเปลี่ยนแปลงของอนิ พตุ หนว ยความจํา

การนบั PS NS Q2 Q1 Q0
0 Q2 Q1 Q0 Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
1 0 0000 1 0d 0d 1d
2 0 0101 0 0d 1d d1
3 0 1001 1 0d d0 1d
4 0 1110 0 1d d1 d1
5 1 0010 1 d0 0d 1d
6 1 0111 0 d0 1d d1
7 1 1011 1 d0 d0 1d
1 1100 0 d1 d1 d1

ขนั้ ท่ี 4 เขยี นแผนผงั คารโ นห สาํ หรับอนิ พตุ โดยใชเอาตพตุ สถานะปจจุบัน

สําหรบั อนิ พุต J2
QQ0 2Q1

ดังน้นั จะไดวา J2 = Q1Q0

สาํ หรับอนิ พุต K2
QQ0 2Q1

ดังน้ันจะไดว า K2 = Q1Q0

วงจรดิจติ อลและลอจกิ บทท่ี 8 วงจรนบั 259

สําหรับอินพตุ J1 ดังน้ันจะไดว า J1 = Q0
Q0Q2Q1 ดังนั้นจะไดวา K1 = Q0
สําหรับอนิ พตุ K1
Q0Q2Q1
สําหรับอนิ พตุ J0
Q0Q2Q1

ดังนั้นจะไดวา J0 = 1

สาํ หรับอินพตุ K0
Q0Q2Q1

ข้นั ท่ี 5 เขียนสมการอินพตุ สาํ หรับ J-K ดังนน้ั จะไดวา K0 = 1

Q2 J2 = Q1Q0
K2 = Q1Q0
J1 = Q0
Q1 K1 = Q0

Q0 J0 = 1
K0 = 1

260 บทที่ 8 วงจรนบั วงจรดจิ ติ อลและลอจกิ

ข้นั ที่ 6 เขียนวงจรนบั

รูปที่ 8.15 วงจรนับแบบเขา จังหวะ 1-3-5-7-1
8.8.2 ไอซีตระกูลทีทีแอลสําหรับการนับแบบเขาจังหวะแบบนับข้ึนนับลง (TTL-Synchronous
Counter)

วงจรนับแบบเขาจังหวะท่ีเปนไอซีคือ 74163 เปนวงจรนับ 16 มีฟลิปฟลอปอยูภายใน 4 ตัว
นบั ข้นึ ไดเพียงอยางเดยี วเทา นน้ั สําหรบั ไอซวี งจรนับเบอร 74192 เปน วงจรนบั สิบ และเบอร 74193 เปน
วงจรนบั 16 แตละเบอรจ ะมฟี ลปิ ฟลอปอยูภายใน 4 ตัว สามารถนับไดท้งั ขึน้ และลง มขี าโหลดขอ มูลแบบ
ขนาน เพอ่ื ใหผใู ชต ัง้ คา ตัวเลขที่ตอ งการนับได การเพมิ่ คา การนบั ทาํ ไดโดยการตอ ไอซี 2 ตวั หรือมากกวา

สาํ หรับไอซีวงจรนับเบอร 74192 และ 74193 จะมีบล็อกไดอะแกรมของวงจรแสดงในรปู ที่
8.16 (ก) แตละขามหี นาทดี่ งั นี้

- MR (Master Reset) เปนขาทท่ี าํ การรเี ซตวงจรนบั เปน 00002 โดยจะตอ งปอ นลอจกิ 1 เขาที่
ขาน้ี ไมคาํ นงึ วา อนิ พุตอื่นจะเปน ลอจกิ ใด

- PL D0-D3 (Preset Input) วงจรนับสามารถต้ังคาการนับไดโดยกําหนดคาเลขฐานสองที่ขา
D0-D3 และตองทาํ ใหขา PL เปนลอจกิ 0 ขาพรเี ซตจะทาํ งานเมือ่ ขา MR เปน ลอจกิ 1 เทานั้น

- D0-D3 (Counter Output) เปนคาที่แสดงออกท่ีเอาตพุตของฟลิปฟลอปโดยกําหนดให Q0
เปน บติ ต่ําสดุ และ Q3 เปน บติ สงู สดุ

- (CP)U และ (CP)D (Clock Input) เปนขาสัญญาณนาฬกิ าทถี่ กู กระตนุ ทขี่ อบบวกโดยขา (CP)U
ใชทํางานในชว งทีท่ ําการนับขึ้น และขา (CP)D ใชใ นชวงการนบั ลง

วงจรดจิ ิตอลและลอจกิ บทที่ 8 วงจรนบั 261

11 15 1 10 9

5 PL D0 D1 D2 D3 ( TC )U 12
(CP)U 13

4 (CP)D MR Q0 Q1 Q2 Q3 ( TC )D

GVCNCD = PIN 16 14 3 2 6 7
= PIN 8

(ก) บลอ็ กไดอะแกรม

(ข) ตาํ แหนง ขา (ค) รูปรา งจรงิ

OPERATING MODE MR INPUTS OUTPUTS
(CP)U (CP)D D0 D1 D2 D3 Q0 Q1 Q2 Q3 (TC)U
PL (TC)D
L
RESET HX X L XXXX L L L L H H
PARALLEL LOAD HX X H XXXX L L L L H L
LL X L LLLLL L L L H H
COUNT UP LL X H LLLLL L L L H H
COUNT DOWN LL L X HHHH H H H H L H
LL H X HHHH H H H H H H
LH H H XXXX COUNT UP H H
LH   XXXX COUNT DOWN H

H=ลอจกิ 1 L=ลอจกิ 0 X=ลอจกิ 1 หรือ 0 ก็ได  สัญญาณนาฬกิ า เปลยี่ นจาก 0 เปน 1

(ค) ตารางการทาํ งาน

รูปที่ 8.16 ไอซีเบอร 74192 และ 74193 วงจรนบั แบบเขา จังหวะนบั ขึน้ /นบั ลง

262 บทท่ี 8 วงจรนบั วงจรดิจติ อลและลอจกิ

- ขา ( TC ) U เปน การนับสูงสดุ แลวกลับมาที่ 00002 ถาขา ( TC ) U เปนลอจิก 0 เมอ่ื สญั ญาณ
นาฬิกาเปล่ียนจากลอจิก 1 ไปเปนลอจิก 0 โดยปอนเขาท่ีขา ( TC ) U เปนลอจกิ 0 แลวกลับมาเรม่ิ ตนที่
00002 เมอ่ื ขา ( TC )U เปน ลอจกิ 1 และสญั ญาณนาฬิกาอยใู นชว งขอบขาขึน้ เพ่อื ทําการนับตอ ไป

- ขา ( TC ) D เปน ขาท่ีควบคุมการนบั คา ตํา่ สดุ เปน 00002 เม่อื ตอไอซีเบอร 74192 หรือ 74193
เปน วงจรนบั ลง ขา ( TC ) D ของวงจรนบั ตวั แรกจะตอกับขา (CP)D ของวงจรนบั ตัวถดั ไป ทุกคร้ังทส่ี ัญญาณ
นาฬิกาเปนลอจิก 0 ในขณะที่วงจรนับตัวแรกลดลงเปน 00002 ขา ( TC ) D จะเปนลอจิก 0 ในชวงที่
สัญญาณนาฬกิ าเปลีย่ นลอจิก 0 เปน ลอจิก 1 วงจรนับจะนับไปยังคาสูงสุด เมื่อขา ( TC ) D เปนลอจิก 1
และการนบั จะลดลงเรอื่ ยๆ ในชวงทีม่ กี ารเปล่ียนระดบั สัญญาณนาฬิกา

ไอซเี บอร 74192 และ 74193 มตี ําแหนง ขาและตารางการทํางานแสดงดังรปู ที่ 8.16
ตัวอยางท่ี 8.4 เมอื่ กาํ หนดใหร ูปคล่ืนของสญั ญาณอนิ พุตตามรปู ท่ี 8.17 ถูกปอนเขาไอซี 74192 ที่ตอเปน
วงจรนับ จงเขียนรูปคลน่ื ทเี่ อาตพตุ

รูปท่ี 8.17 รปู คลนื่ ท่ีอินพุตตามตัวอยางท่ี 8.4
วธิ ีทาํ ใหพ ิจารณาดใู นรูปท่ี 8.18 ประกอบคาํ อธบิ าย ดงั น้ี

วงจรดจิ ิตอลและลอจกิ บทท่ี 8 วงจรนับ 263

V t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 t14 t15 t16 t17 t18 t19
PL 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
Vt
(CP)U 1 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1
V t

(CP)D 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 t
V
Q0 1 1 1 0 0 1 1 0 0 1 1 0 0 0 1 1 0 0 1
Vt
Q1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0
V t

Q2 1 11 00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 t
V
Q3 1 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0
V t

(TC)U 1 11 11 10 1 1 11 11 11 11 1 1 t
V
(TC)D 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
t

รูปที่ 8.18 รูปคลื่นที่เอาตพ ตุ ตามตวั อยา งที่ 8.4

คําอธิบาย
ในชวงเวลา t1 ขา PL และขา (CP)U และขา (CP)D เปน ลอจิก 1 ไดเอาตพตุ ที่ Q3 Q2 Q1 Q0 เทา กับ

1 1 1 12 (15 ฐานสิบ) ขา ( TC ) U และขา ( TC ) D เปนลอจิก 1
ในชว งเวลา t2 ขา PL เปนลอจิก 0 เปน การตงั้ คาการนับ สมมติวาเร่ิมท่ี Q3 Q2 Q1 Q0 เทากบั 0 1 1

12 (7 ฐานสิบ) ขา ( TC ) U และขา ( TC ) D คงเดิม
ในชวงเวลา t3 ขา PL เปนลอจิก 1 ขา (CP)U เปนลอจิก 0 ขา (CP)D เปนลอจิก 1 ไมเกิดการ

เปลย่ี นแปลงเอาตพ ตุ ไดเปน 0 1 1 12 เหมอื นเดมิ ขา ( TC ) U และขา ( TC ) D คงเดมิ
ในชวงเวลา t4 ขา PL เปน ลอจกิ 1 ขา (CP)U เปนลอจิก 1 ขา (CP)D เปน ลอจิก 1 ทําใหเกิดการนับ

ข้นึ ไดเ อาตพ ตุ Q3 Q2 Q1 Q0 เปน 1 0 0 02 (8 ฐานสบิ ) ขา ( TC ) U และขา ( TC ) D คงเดมิ
ในชวงเวลา t5 สัญญาณ (CP)U เปนลอจิก 1 เปนลอจิก 0 ไมเกิดการเปล่ียนแปลง เอาตพุตคง

เหมือนเดิม ขา ( TC ) U และขา ( TC ) D คงเดิม
ในชว งเวลา t6 ขา PL เปนลอจิก 1 ขา (CP)U เปลี่ยนจากลอจิก 0 เปนลอจิก 1 และขา (CP)D เปน

ลอจกิ 1 ทาํ ใหว งจรนับคา Q3 Q2 Q1 Q0 เปน 1 0 0 12 (9 ฐานสบิ ) ขา ( TC ) U และขา ( TC ) D คงเดิม
ในชวงเวลา t7 ขา PL เปนลอจิก 1 ขา (CP)U เปล่ียนจากลอจิก 1 เปนลอจิก 0 ขา (CP)D ยังเปน

ลอจกิ 1 ทําใหคาการนับคงเดิม แตข า ( TC ) U เปนลอจกิ 0 และขา ( TC ) D เปนลอจิก 1

264 บทท่ี 8 วงจรนับ วงจรดจิ ติ อลและลอจกิ

ในชวงเวลา t8 ขา (CP)U และขา (CP)D เปน ลอจิก 1 ท้ังคู เปน การรีเซต ทําใหไ ดเอาตพุตเปน 0 0 0
02 (0 ฐานสิบ) และในชวง t9 ขา (CP)U เปล่ียนจากลอจิก 0 ทําใหเอาตพุตคงเดิม ขา ( TC ) U และขา
( TC ) D เปนลอจกิ 1

ในชวงเวลา t10 ขา (CP)D เปนลอจิก 1 ขา (CP)U เปล่ียนจากลอจิก จะเปนลอจิก 1 สวนขา (CP)D
เปน ลอจิก 1 ทําใหมกี ารนบั ขน้ึ ไดค า ท่ีเอาตพุต Q3 Q2 Q1 Q0 เปน 0 0 0 12 (1 ฐานสิบ) และในชว ง t11
ยงั คงไดเอาตพ ุตเหมอื นเดมิ เพราะขา (CP)U เปลี่ยนจากลอจกิ 1 เปน ลอจิก 0 จึงไมเกดิ การเปล่ียนแปลง
ขา ( TC ) U และขา ( TC ) D เปนลอจกิ 1

ในชวงเวลา t12 ขา PL เปนลอจิก 1 ขา (CP)U เปล่ยี นจากลอจิก 0 เปนลอจิก 1 สวนขา (CP)D เปน
ลอจิก 1 ทําใหมีการนับขึ้นไดคาเอาตพุต Q3 Q2 Q1 Q0 เปน 0 0 1 02 (2 ฐานสิบ) และในชวง t13
ขา (CP)U ยังคงเปน ลอจิก 1 ทาํ ใหเ อาตพุตคงเดมิ ขา ( TC ) U และขา ( TC ) D เปน ลอจกิ 1

ในชวงเวลา t14 ขา PL เปนลอจิก 1 ขา (CP)U เปนลอจิก 1 แตขา (CP)D เปล่ียนจากลอจิก 1 เปน
ลอจิก 0 ทําใหยังคงไดเอาตพ ุตคงเดิมคือ 0 0 1 02 ขา ( TC ) U และขา ( TC ) D เปนลอจกิ 1

ในชวงเวลา t15 ขา PL เปนลอจิก 1 ขา (CP)U เปนลอจิก 1 แตขา (CP)D เปล่ียนจากลอจิก 0 เปน
ลอจิก 1 ทําใหวงจรเปนการนับลงไดเอาตพุต Q3 Q2 Q1 Q0 เปน 0 0 0 12 (1 ฐานสิบ) และในชวง t16
ขา PL และขา (CP)U เปนลอจิก 1 สวนขา (CP)D เปลี่ยนจากลอจิก 1 เปนลอจิก 0 ทาํ ใหไ ดเอาตพ ุตเปน
คา คงเดิม 0 0 0 12 ขา ( TC ) U และขา ( TC ) D เปนลอจิก 1

ในชว งเวลา t17 มีการรีเซต เพราะขา (CP)U และขา (CP)D เปนลอจิก 1 ทําใหเอาตพุตเปน 0 0 0 02
(0 ฐานสบิ ) และในชวง t18 ขา (CP)D เปลีย่ นจากลอจิก 1 เปน ลอจิก 0 จึงทําใหเอาตพุตคงเดิมเปน 0 0 0
02 และไดลอจิกที่ขา ( TC ) U เปนลอจิก 0 ขา ( TC ) D เปน ลอจกิ 1

ในชว งเวลา t19 ขา PL และ ขา (CP)U เปนลอจิก 1 สว นขา (CP)D เปลยี่ นจากลอจิก 0 เปน ลอจิก 1
เปนการนับลง ไดเอาตพุต Q3 Q2 Q1 Q0 เปน 1 0 0 12 (9 ฐานสิบ) ขา ( TC ) U และ ขา ( TC ) D เปน
ลอจกิ 1
ตัวอยางท่ี 8.5 จงออกแบบวงจรนับโดยใชไอซีเบอร 74193 เพ่ือออกแบบการนับขึ้น 3 ถึง 12 แบบ
วงรอบ
คาํ อธบิ าย

จากรูปท่ี 8.19 ในชวงเวลาเร่ิมตน ขา C3 ไดรับลอจกิ 0 ชั่วขณะทาํ ใหเ กิดการโหลดคา 00112 ไปที่
เอาตพุตที่ Q3 Q2 Q1 Q0 เทากบั 0 0 1 12 (3 ฐานสบิ ) หลังจากนั้น C3 จะเปลีย่ นจากลอจิก 0 เปนลอจกิ
1 ขา G2 เปนลอจกิ 1 ไดทาํ ใหเปนการกําหนดโหมดการนับเปน แบบนบั ข้ึน ขา CT เปน ลอจิก 0

ขา G1 ไดรับสญั ญาณนาฬกิ า (Clock) ทําใหเ ปนการนบั ขนึ้ ตอ เนอื่ ง จนกระท้ังเมือ่ เอาตพุต Q3 Q2 Q1
Q0 เทากับ 1 1 0 02 (12 ฐานสิบ) จะทําใหขา C3 ไดรับลอจิก 0 ทําใหเกิดการโหลดคา 00112 ไปท่ี
เอาตพตุ ท่ี Q3 Q2 Q1 Q0 อยางตอเนือ่ ง

วงจรดิจติ อลและลอจกิ บทท่ี 8 วงจรนับ 265

รปู ท่ี 8.19 วงจรนบั โดยใชไอซี 74193 สาํ หรบั ออกแบบการนับขนึ้ 3 ถงึ 12

8.9 วงจรหารความถ่ี (Frequency Divider Circuit)
วงจรนับแบบไมเ ขาจงั หวะใชเ ปนวงจรหารความถไี่ ด วงจรหารความถี่เปนวงจรทีร่ ับสัญญาณเขามา
ทางอินพุตแลวหารความถีแ่ ละสงออกท่เี อาตพุต ดังรปู ท่ี 8.1 จากไดอะแกรมแสดงเวลาท่ีเอาตพุตของ
ฟลิปฟลอปแตละตัวจะมีความถี่เปนคร่ึงหน่ึงของความถ่ีท่ปี อนเขามาเพราะแตละฟลิปฟลอป จะหาร
ความถที่ ป่ี อนเขามาลงครึ่งหน่งึ การตอฟลปิ ฟลอปหลายๆ ตัว ทาํ ใหความถล่ี ดต่าํ ลงได ดงั น้ันจะไดความถ่ี
สง ออกทเี่ อาตพุตของฟลปิ ฟลอปแตละตวั ดังสมการ
CLK
CLK out = 2n in

เมอ่ื กาํ หนดให CLKout คือ ความถี่เอาตพ ุตทีอ่ อกจากวงจรนบั
CLKin คือ สญั ญาณนาฬิกาอนิ พุตของวงจรนับ
n คือ จาํ นวนของฟลปิ ฟลอปท่ีตอ อยูในวงจรนบั แบบลําดับ

เชน ความถ่ีของคล่ืนรูปส่ีเหลี่ยมท่ีปอนขามาเปน 100 กิโลเฮริตซ สําหรับวงจรนับแบบระลอกท่ีมี
ฟลิปฟลอปตอลาํ ดับจาํ นวน 4 ตัว จะไดค วามถ่ีสงออกท่เี อาตพตุ ของฟลปิ ฟลอปแตล ะตวั ดงั น้ี
100 KHz
ฟลิปฟลอป FF-A จะมีความถ่ีเทากับ CLK out = 21 = 50 KHz

ฟลิปฟลอป FF-B จะมคี วามถีเ่ ทา กบั CLKout = 100 KHz = 25 KHz
22
100 KHz
ฟลปิ ฟลอป FF-C จะมคี วามถ่ีเทากบั CLK out = 23 = 12.5 KHz

ฟลิปฟลอป FF-D จะมคี วามถี่เทา กบั CLK out = 100 KHz = 6.25 KHz
24

266 บทที่ 8 วงจรนบั วงจรดิจติ อลและลอจกิ

วงจรหารความถี่นําไปใชในอุปกรณท่ีตองการนําความถ่ีไปใชในสวนตางๆ ของวงจรท่ีมคี วามถ่ี
ไมเทากัน เชน ในนาฬิกาดจิ ติ อลจะมผี ลกึ เลก็ ๆ ที่มีไฟฟากระแสตรงปอ นให เมอื่ มกี ระแสไหลผา นจะทําให
ผลึกเกิดการส่ันสะเทือนทําใหมีความถี่เกิดข้ึน เชน 50,000 พัลสตอวินาที ตอจากน้ันจะผานวงจรหาร
ความถีเ่ พื่อลดความถใี่ หน อยลง เชน 1 พลั สต อวินาที เปน ตน
8.10 การนบั วงจรนบั มาตอ รวมกนั (Cascaded Counter)

ไอซีที่ทําหนาที่เปนวงจรนับจะมีเอาตพุตเพียง 4 บิต นับไดสูงสุดคือ Mod-10 และ Mod-16
ถา ตอ งการออกแบบวงจรนบั ใหม ากขนึ้ จะสามารถทาํ ไดโ ดยการนาํ เอาไอซมี าตอ กันโดยมีหลกั การดงั น้ี

1. วงจรนับแบบอะซิงโครนัสใหนําเอาเอาตพุต QD ของไอซีไปตอกับคา Clock ของไอซีที่มี
บิตนัยสําคญั สงู ถดั ไป สัญญาณนาฬกิ าจากภายนอกจายใหก ับคา Clock ของไอซตี วั ท่มี บี ิตนยั สาํ คญั ต่าํ สุด
ดงั แสดงในรูปที่ 8.20 เปนการนาํ ไอซที ม่ี ีการนบั แบบอะซงิ โครนัส Mod-10 เบอร 74176 จาํ นวน 3 ตวั มา
ตอรวมกันเพื่อใหใชงานเปนวงจรนับที่มีเอาตพุตจํานวนเทากับ 12 บิต ซึ่งสามารถนับไดสูงสุดเทากับ
Mod-1000 ดงั แสดงในรูปท่ี 8.20

รูปท่ี 8.20 วงจรนบั แบบอะซิงโครนสั Mod-1000
2. วงจรนับแบบซิงโครนสั ทีม่ ีขา Enable ไดแ ก ไอซเี บอร 74160 74161 74162 74163 74168
74169 74190 และ 74191 ใหน ําขา Overflow ของวงจนรวมที่มบี ติ นัยสําคญั นอยไปตอกับขา Enable
ของไอซีท่มี ีบิตนัยสําคญั มากถดั ไป โดยทข่ี า Overflow และขา Enable ทีน่ าํ มาตอกันจะตอ งเปนชนดิ ท่มี ี
การทาํ งานเหมอื นกนั (Active Low หรือ Active High) สําหรับวงจรนบั แบบซงิ โครนัสจะตองทาํ การปอ น
สัญญาณนาฬิกาใหกบั ขา Clock พรอ มกันทุกตวั ในรูปที่ 8.21 เปนการนาํ วงจรนับแบบซงิ โครนัสเบอร
74163 ซ่ึงเปนวงจรนับแบบ Mod-10 มาตอรวมกันจํานวน 3 ตัว เพ่ือใหเปนวงจรนับซิงโครนัสแบบ
Mod-1000

วงจรดจิ ิตอลและลอจกิ บทที่ 8 วงจรนับ 267

รปู ที่ 8.21 วงจรนบั ขน้ึ แบบซงิ โครนสั Mod-1000 แบบมขี า Enable
3. สําหรบั วงจรนบั ที่ไมมีขา Enable ไดแกไอซีเบอร 74192 และ 74193 จะสามารถแบงการตอ
วงจรนับเพ่ิมขนึ้ ไดเ ปน 2 กรณี คอื การตอวงจรนับแบบนับขึ้น และวงจรนบั แบบนบั ลง
วงจรนบั แบบนบั ขน้ึ สามารถนาํ ขา CO ของไอซที ี่มีบิตนัยสําคัญนอยกับขา Clock ของไอซีที่มบี ิต
นัยสาํ คัญมาก ปอนสญั ญาณนาฬิกาเขา ทขี่ า Clock UP ของไอซที ี่มีบิตนยั สําคญั นอย
วงจรนับแบบนับลง สามารถนําขา BO ของไอซีท่ีมีบิตนัยสําคัญนอยกับขา Clock ของไอซีทีม่ ีบิต
นยั สาํ คญั มาก ปอนสัญญาณนาฬกิ าเขา ท่ีขา Clock DOWN ของไอซีท่มี บี ิตนัยสาํ คญั นอ ย
สาํ หรบั การตอ แบบนับขนึ้ และลงสามารถนาํ การตอ ท้ังสองแบบท่ีกลาวมาแลวมาใชงานได ดังรปู ที่
8.22 เปนวงจรนบั แบบ Mod-1000 UP/DOWN โดยใชไอซีเบอร 74192 มาตอเปน วงจรนบั

รปู ท่ี 8.22 วงจรนบั แบบซงิ โครนสั Mod-1000 UP/DOWN แบบมีไมมขี า Enable

268 บทที่ 8 วงจรนับ วงจรดจิ ิตอลและลอจกิ

8.11 สรุป
1.สวนท่ีเปนพืน้ ฐานของวงจรเชิงลาํ ดบั คือฟลิปฟลอป
2.วงจรเชงิ ลาํ ดับมี 2 กลุม คือ วงจรนับ และรีจสิ เตอร
3.วงจรนบั ทําหนา ทีน่ บั สญั ญาณท่ปี อ นเขามา
4.วงจรนับข้นึ เปน วงจรทนี่ ับจากคา 0 ไปยงั คา สงู สุด สว นวงจรนบั ลงจะนับจากคาสงู สดุ ไปยังคา 0
5.วงจรนบั โมดลู ัส (Modulus : Mod) เปน จาํ นวนการนบั กอ นที่จะเริม่ ตน ใหม
6.วงจรนับแบงตามลักษณะการตอวงจรไดเปน 2 ลักษณะคือ แบบไมเขาจังหวะ และแบบเขา

จงั หวะ โดยวงจรแบบเขา จงั หวะจะมีการปอ นสัญญาณนาฬกิ าเขาฟลิปฟลอปทกุ ตวั พรอมกนั
7.วงจรนับใชห ารความถ่ีได

วงจรดจิ ติ อลและลอจกิ บทท่ี 8 วงจรนับ 269

แบบฝกหดั ทา ยบท

1. จงเขียน Timing Diagram และแผนภาพสเตตของวงจรนับแบบอะซงิ โครนสั ดังรปู

2. จากโจทยข อ 1 ถา เปลี่ยนฟลปิ ฟลอปไปเปน แบบ Positive Edge - Triggered โดยการตอวงจรยังคง
เหมือนเดิม จงเขียน Timing Diagram และแผนภาพสเตตของวงจร
3. จงเขียน Timing Diagram และแผนภาพสเตตของวงจรนับแบบซงิ โครนสั ดงั รปู

JA JB JC JD

KA KB KC Q KA Q

4. จากโจทยขอ 3 ถา เปลย่ี นฟลิปฟลอปไปเปนแบบ Positive Edge - Triggered โดยการตอ วงจรยงั คง
เหมือนเดมิ จงเขยี น Timing Diagram และแผนภาพสเตตของวงจร
5. จากวงจรท่กี าํ หนด จงเขียน Timing Diagram และแผนภาพสเตต โดยคดิ ผลเน่อื งจาก Propagation
Delay Time ของอุปกรณในวงจรพรอมพจิ ารณาวา มี Glitch เกดิ ขึน้ หรือไม

กําหนด Propagation Delay Time ของฟลิปฟลอปเปน 50 ns ของ NAND gate 25 ns ความถี่
สญั ณาณนาฬกิ า 2 MHz

QA QB QC QD

270 บทที่ 8 วงจรนบั วงจรดจิ ิตอลและลอจกิ

6. จงใช 74293 Asynchronous 4 - Bit Binary Counter ออกแบบวงจรนบั ขึน้ ทมี่ ี Mod ดงั นี้
(ก) Mod - 11
(ข) Mod - 15

7. จงใช 74293 Asynchronous 4 - Bit Binary Counter ออกแบบวงจรนับลง Mod -16
8. จงเขยี น Timing Diagram และแผนภาพสเตตของวงจรนับท้งั รูป (ก) และ (ข) พรอมพิจารณา Glitch
ท่ีเกิดขึ้น กําหนดคา Propagation Delay Time ของไอซีทุกตัวมีคาเทากับ 25 ns ความถ่ีสัญญาณ
นาฬกิ า 2 MHz

QA QA
QB QB
QC QC
QD QD

(ก) (ข)
9. จงออกแบบวงจรนบั ขนึ้ ตอไปน้ี โดยใช 74163 Fully Synchronous 4-Bit binary Counter

(9.1) Mod-12 นบั จาก 0 ถงึ 11 แลว วนกลับเปน 0
(9.2) Mod-12 นับจาก 4 ถงึ 15 แลว วนกลับเปน 4
10. จงออกแบบวงจรนบั ขนึ้ ตอ ไปนี้ โดยใช 74161 Synchronous 4-Bit Binary Counter with Direct
Clear
(10.1) Mod-12 นับจาก 0 ถึง 11 แลว วนกลับเปน 0
(10.2) Mod-12 นับจาก 4 ถงึ 15 แลววนกลบั เปน 4
11. จงใชไ อซเี บอร 74163 ออกแบบวงจรนบั ที่มอี นิ พุต x ควบคมุ การนบั โดยมคี ณุ สมบตั กิ ารนบั ดงั น้ี
ถา x = 1 วงจรนบั ขนึ้ จาก 0 ถงึ 6 แลว งคงทีอ่ ยทู เี่ ลข 6
ถา x = 0 วงจรนบั ลง จาก 6 ถึง 0 แลว คงที่อยทู ่เี ลข 0

วงจรดิจติ อลและลอจกิ บทที่ 8 วงจรนบั 271

เอกสารอางองิ
ธวชั ชยั เลอื่ นฉวี และคณะ. 2546. วงจรดจิ ิตอลภาคปฏบิ ตั .ิ กรงุ เทพมหานคร : หจก.ภาพพิมพ.
ธวชั ชยั เลื่อนฉวี และอนุรกั ษ เถ่อื นศริ .ิ 2546. ดจิ ิตอลเทคนิค. กรงุ เทพมหานคร : มิตรนรา. ธีรวฒั น
ประกอบผล. 2545. ดิจติ อลลอจิก. กรุงเทพมหานคร : ซีเอ็ดยูเคช่นั จาํ กดั .
นภัทร วจั นเทพินทร. 2545. วงจรดิจติ อลภาคปฏิบตั .ิ กรงุ เทพมหานคร : สยามสปอรต ซินดเิ คท.
บณั ฑิต บัวบชู า. 2545. ทฤษฎแี ละการออกแบบวงจรดจิ ิตอล. กรุงเทพมหานคร : ฟส ิกสเ ซน็ เตอร.
วิศวกรรมสถานแหง ประเทศไทย. (2540). ศัพทเทคนคิ วศิ วกรรมอิเล็กทรอนิกส. กรงุ เทพมหานคร

: จุฬาลงกรณมหาวทิ ยาลัย.
Bignell James & Donavan. (2000). Digital Electronics. (4th ed.). New York : Delmar.
Kleitz, W. (1999). Digital Electronics. New Jersey : Prentice-Hall.
Mano, Morris P. (1991). Digital Design. Los Angeles : Prentice-Hall.
Reis, R.A. (1991). Digital Electronics through Project analysis. New York : Macmillan.
Tocci, R. J. , & Wildmer, N. S. (2001). Digital Systems. (8th ed.). New Jersey : Prentice-

Hall.

แผนบรหิ ารการสอนประจาํ บทท่ี 9
ชิฟรจี สิ เตอร 4 ชัว่ โมง

หวั ขอ เนอ้ื หา

9.1 บทนาํ
9.2 รจี สิ เตอรท ่ใี ชเ กบ็ ขอมูล
9.3 ชิฟรจี สิ เตอร
9.4 ชิฟรีจสิ เตอรท ป่ี อ นขอมูลเขา และออกตามลาํ ดบั
9.5 ชฟิ รีจสิ เตอรท ีป่ อ นขอมูลเขา แบบขนานและสง ออกตามลาํ ดับ
9.6 ชฟิ รีจสิ เตอรท ีป่ อนเขาแบบตามลาํ ดบั สงออกแบบขนาน
9.7 ชฟิ รีจสิ เตอรท ่ปี อนเขาและสงออกแบบขนาน
9.8 ชิฟรจี สิ เตอร 2 ทศิ ทาง
9.9 ชฟิ รีจสิ เตอรเอนกประสงคเ บอร 74194
9.10 วงจรนับแบบเล่ือนขอ มลู (Shift-Register Counter)
9.11 สรปุ
แบบฝก หดั ทา ยบท

วตั ถปุ ระสงคเชงิ พฤตกิ รรม

เมือ่ เรยี นจบเรือ่ งนแี้ ลว ผเู รียนจะมคี วามสามารถดังน้ี
1. อธบิ ายชนิดหลักการทาํ งานของชฟิ รจี สิ เตอรได
2. อธิบายการนาํ เอาไอซมี าออกแบบชิฟรจี สิ เตอรไ ด
3. ออกแบบวงจรนบั แบบเลอ่ื นขอมูลได
4. ออกแบบชฟิ รจี สิ เตอรแ บบสองทางได

วธิ สี อนและกิจกรรมการเรียนการสอน

1. ผสู อนนาํ เขา สูบทเรยี น
2. แบงนกั ศกึ ษาออกเปน 5 กลมุ แลว ใหผเู รยี นศกึ ษาเนอ้ื หาจากเอกสารประกอบการสอน
3. ใหผ ูเรยี นแตละกลมุ เขียนแผนภาพแนวความคดิ แสดงภาพรวมของเน้อื หาชิฟรีจสิ เตอร
4. ใหผ เู รียนทาํ ใบงานเร่ือง ชิฟรจี สิ เตอร
5. ใหผ เู รียนแตล ะกลมุ อภปิ รายเน้อื หา
6. ใหผ เู รียนทาํ แบบฝก หดั ทา ยบท เร่อื งชิฟรจี สิ เตอร
7. ผสู อนสรปุ เร่ืองชิฟรีจสิ เตอร

274 บทท่ี 9 ชฟิ รจี ิสเตอร วงจรดจิ ติ อลและลอจกิ

ส่ือการเรียนการสอน

1. เอกสารประกอบการสอนเรอ่ื ง ชฟิ รจี ิสเตอร
2. บอรดทดลองดจิ ติ อลและลอจิก
3. ใบงานเรอ่ื ง ชิฟรจี ิสเตอร
4. แบบฝก หัดทา ยบท

การวดั ผล

1. สงั เกตการณเ ขา รวมกจิ กรรมกลมุ
2. จากการปฏบิ ตั ิตามใบงาน
3. จากการทําแบบฝกหัดทายบท

การประเมนิ ผล

1. ศึกษาเอกสารประกอบการสอนและทาํ กจิ กรรมไดแลว เสร็จภายในกาํ หนด
2. ปฏิบตั ติ ามใบงานไดถ ูกตอง
3. ทาํ แบบฝก หัดทา ยบทไดถ กู ตองไมนอยกวา รอ ยละ 80 เปอรเซ็นต

วงจรดิจติ อลและลอจกิ บทท่ี 9 ชฟิ รจี สิ เตอร 275

บทท่ี 9
รีจสิ เตอร (Register)

9.1 บทนาํ
รจี ิสเตอรประกอบดวยฟลิปฟลอปเปนพ้ืนฐาน ใชทําหนาท่ีเก็บขอมูลกอ นนําไปประมวลผลและใช

เลื่อนขอ มูล ซง่ึ มีชือ่ เรียกวา ชิฟรีจิสเตอร ตัวอยางการนําไปใชงานในเครอ่ื งคิดเลขเมอ่ื ตองการปอนเลข
357 จะเริม่ จากการกดปมุ หมายเลข 3 แลว ปลอยมือ เลข 3 จะปรากฏท่ีสว นแสดงผล ตอจากนนั้ จึงกดปุม
หมายเลข 5 จะปรากฏเปนเลข 35 และเม่ือกดปุมหมายเลข 7 จะปรากฏเปนเลข 357 เมื่อพิจารณา
การทาํ งาน เริม่ จากการกดเลข 3 จะปรากฏเลข 3 ทดี่ า นขวามอื ของสวนแสดงผลเปนตวั แรก เมอ่ื กดเลข
5 และ 3 จะเลือ่ นไปทางซายมอื เพ่ือใหเ ลข 5 แทนท่ี เมื่อกดเลข 7 เลข 3 กบั เลข 5 จะเลือ่ นไปทางซาย
มือ การเล่ือนตัวเลขแบบนี้เปนการทํางานของชฟิ รีจิสเตอรแ บบเลอื่ นขอ มลู ไปทางซา ยมือ นอกจากการ
เล่ือนขอมูลแลวยังใชรีจิสเตอรในการเก็บขอมูล จากตัวอยางการทํางานในเครื่องคิดเลข เมื่อกดปุม
หมายเลข 3 แลวปลอยมือ เลข 3 ยังคงแสดงอยูที่สวนแสดงผล เปนลักษณะการจําขอมูลไวชั่วคราว
ในบทเรียนนจ้ี ะไดก ลาวถงึ รจี ิสเตอรใชเ ก็บขอ มูล และชฟิ รีจิสเตอรแ บบตา งๆ
9.2 รีจสิ เตอรทใ่ี ชเกบ็ ขอมูล (Memory Register)

ฟลิปฟลอป 1 ตัว ใชเกบ็ ขอ มูลได 1 บิต ขอมูลทีเ่ ก็บไวอ าจจะเปนลอจิก 1 หรอื ลอจิก 0 เม่ือตอ งการ
เก็บขอ มลู เปนกลมุ จะตอ งใชฟลปิ ฟลอปหลายๆ ตวั เชน อาจจดั กลุม ของเลขฐานสองเปนรหสั เลขฐานสอง
หรือเปนรหัสเลขฐานสองที่ใชแทนตัวเลข และตัวอักษร ฟลิปฟลอปที่ทําหนา ท่ีน้ีเรียกวา รีจสิ เตอรเก็บ
ขอ มลู ความจุของรจี ิสเตอรขึน้ อยูกับจํานวนฟลปิ ฟลอปท่ใี ชในการเกบ็ ลอจิก 1 หรอื ลอจิก 0 เรยี กวา คํา
(Word) ซึ่งมีความยาวเปน 4 8 16 หรือ 32 บติ โดยการจัดเปนกลุม ๆ เพ่ือทําใหเก็บขอ มลู ไดเปน ลา นๆ
บิต

รีจิสเตอรที่ใชเก็บขอมูล ใชเก็บขอมูลช่ัวคราวหรือทําหนาที่คงสภาวะขอมูลเพื่อรอการนําไป
ประมวลผล เชน ถาตองการนําเอาเลขสองจํานวนไปบวกกนั ในเคร่ืองคดิ เลข ตัวเลขแตละจํานวนจะถูก
นําไปเก็บไวท ี่รจี สิ เตอรกอ น แลวจึงนํามาบวกกนั เหมอื นกบั การเขียนเลขสองจาํ นวนลงบนกระดาษกอ นที่
จะนํามาบวกกัน คาํ ตอบที่ไดจ ะแสดงออกมาและเก็บไวใ นรีจิสเตอร ขอมลู ทเี่ ก็บไวใ นรีจสิ เตอรจะถกู ยาย
ออกโดยการเคลียรขอ มูลหรือการเขยี นขอ มลู ลงไปทับหรอื การปดสวติ ชของแหลง จา ยไฟ
9.3 ชิฟรีจสิ เตอร (Shift Register)

หนาทข่ี องรจี ิสเตอร ใชเก็บขอ มลู ชั่วคราวกอนทจี่ ะนาํ ไปประมวลผลซงึ่ มีรจี ิสเตอรอีกชนดิ หนงึ่ ทใ่ี ชเกบ็
ขอ มูลและเลือ่ นขอ มลู ได เรยี กวา ชิฟรจี ิสเตอร มหี ลายชนดิ โดยจําแนกตามลกั ษณะการนําขอ มลู เขา และ
การสงขอ มูลออก ได 4 แบบ ดงั รูปที่ 9.1 เปนชิฟรจี ิสเตอรขนาด 8 บติ แตละแบบมีชื่อเรียกดังนี้

276 บทที่ 9 ชิฟรีจิสเตอร วงจรดจิ ติ อลและลอจกิ

9.3.1 แบบทป่ี อนขอ มลู เขาและออก ตามลาํ ดบั มชี ื่อเรียกยอวา SISO (serial-in serial-out)
9.3.2 แบบท่ีปอนขอมูลเขาตามลําดบั และสงขอมูลออกแบบขนานมีช่ือเรียกยอ วา SIPO (serial-in
parallel-out)
9.3.3 แบบทปี่ อนขอ มลู เขา แบบขนาน และสง ขอ มูลออกตามลาํ ดับมชี ่อื เรียกยอ วา PISO (parallel-in
serial-out)]
9.3.4 แบบที่ปอ นขอมูลเขา และออกแบบขนานมชี ื่อเรยี กยอ วา PIPO (parallel-in parallel-out)
ชิฟรจี ิสเตอรทั้ง 4 แบบ แสดงในรูปท่ี 9.1 ในแตละชองแทนฟลิปฟลอปแตละตัว สวนทิศทางของ
ลูกศร แสดงทศิ ทางการนาํ ขอมลู เขา ไปเก็บและการสงขอ มูลออก

(ก) SISO

(ข) SIPO

(ค) PISO

(ง) PIPO
รปู ท่ี 9.1 ชิฟรจี สิ เตอรช นดิ ตา งๆ

วงจรดจิ ติ อลและลอจกิ บทที่ 9 ชิฟรีจสิ เตอร 277

9.4 ชฟิ รีจสิ เตอรท ี่ปอนขอ มลู เขา และออกตามลาํ ดบั (Serial-IN Serial-Out Shift Register)
ชฟิ รีจิสเตอรแบบ SISO เปนชฟิ รจี สิ เตอรท่ีปอ นขอมลู เขา และสง ขอมูลออกตามลําดบั โดยมสี ัญญาณ

นาฬิกาเปนตัวควบคุมจงั หวะในการปอนขอมูลเขและการสง ขอ มลู ออก ชิฟรีจสิ เตอรแ บบ SISO มีวงจร
ดังรูปที่ 9.2 เปนชิฟรีจิสเตอรขนาด 4 บิต ประกอบดวย J-K ฟลปิ ฟลอป จํานวน 4 ตัว โดยมีขา CLK
ตอรว มกัน

การทํางานของวงจร เริม่ จากการทําใหขอมูลในฟลิปฟลอปทุกตวั เปน ลอจิก 0 โดยการปอนลอจิก 1
เขา ทข่ี าเคลียร เพอ่ื ทําใหข อ มูลในชิฟรจี ิสเตอรเ ปน 0000 จากน้ันจึงปอนขอมลู เขาทข่ี า J ของฟลิปฟลอป
A และตอ งทาํ ใหขาเคลยี รเปนลอจิก 0 สมมติวาขอ มูลที่ปอนเขา เปน 10102 เมอื่ มีสัญญาณนาฬิกาพัลส
แรกเขามา ขอมูลทีเ่ ปน ลอจิก 0 จะถูกปอ นเขา ฟลปิ ฟลอป A ตามรูปที่ 9.3 (ก) และเมือ่ มสี ัญญาณนาฬกิ า
พัลสต อมา จะทําใหข อ มลู ท่ีฟลิปฟลอป A เลือ่ นไปอยทู ีฟ่ ลิปฟลอป B เพ่ือใหขอมูลตัวถัดไปเขา มาแทนท่ี
ดงั น้ันเมื่อสัญญาณนาฬิกาพัลสท่ี 2 ผา นไป ทําใหขอมูลในชฟิ รีจสิ เตอรมคี า เปน 10002 จากลกั ษณะการ
ทาํ งานของชิฟรีจิสเตอร เมื่อตองการปอ นขอมูลขนาด 4 บิต ตองใชสัญญาณนาฬิกา 4 พัลส ในการนํา
ขอมูลเขาไปเก็บไวที่ชิฟรีจิสเตอรไดครบ ถาตองการนําขอมูลออกจากชิฟรีจิสเตอรจะตองใชสัญญาณ
นาฬิกาอีก 4 พลั ส โดยสงออกทขี่ า Q ของฟลิปฟลอป D

QQQ

รปู ที่ 9.2 ชิฟรจี สิ เตอร SISO ขนาด 4 บิต

โหมดการทาํ งาน อนิ พตุ เอาตพ ตุ
HOLD 0 0 NO CHANCE
RESET 01 0 1
SET 10 1 0
TOGGLE 1 1 OPPOSITE STATE

(ก) การเคลอื่ นยา ยขอมลู (ข) ตารางความจรงิ ของ J-K ฟลปิ ฟลอป

รปู ที่ 9.3 การทํางานของชฟิ รจี สิ เตอร

278 บทท่ี 9 ชฟิ รีจิสเตอร วงจรดิจิตอลและลอจกิ

SISO เปนชิฟรีจิสเตอรท ี่ทํางานชาท่ีสุด จากรูปท่ี 9.3 ตองใชส ัญญาณนาฬกิ าในการปอนขอ มูลเขา
4 พัลส และสงขอมูลออกอีก 4 พัลส รีจิสเตอรแบบน้ีไมไดจํากัดเพียง 4 บิต เทาน้ัน อาจมีจํานวน
มากกวา นีก้ ไ็ ด ตวั อยา งของ SISO คอื เบอร 4046

9.4.1 การหมนุ เวียนขอ มูลในชฟิ รจี ิสเตอร
ขอมูลท่ีเก็บไวในชิฟรีจิสเตอรแบบ SISO สามารถนํามาหมุนเวียนได เพ่ือประโยชนในการ

คาํ นวณ ทาํ ไดโดยการตอสายเอาตพ ตุ ของฟลปิ ฟลอปตวั สุดทา ยมาเขาอินพุตของฟลปิ ฟลอปตัวแรก แสดง
ดงั รปู ที่ 9.2 โดยตอ เอาตพ ุต Q ของฟลิปฟลอป D เขากับขา K ของฟลิปฟลอป A
ตัวอยางที่ 9.1 สมมตวิ าตอ งการปอนขอ มูล 0110 เขา ไปในฟลิปฟลอป 4 ตวั ทตี่ อเปนชฟิ รีจิสเตอรแ บบ
หมุนเวียนขอมูลได และใหขอมลู เลอ่ื นไปทางขวา จงเขยี นรายละเอยี ดของขอ มูลเมื่อปอนสัญญาณนาฬิกา
เขา ไปแตละพลั ส
วิธที าํ หลังจากการปอนสญั ญาณนาฬกิ าแตล ะพลั ส จะไดขอมลู ดงั นี้

พลั สที่ 1 เปน 0011
พัลสที่ 2 เปน 1001
พัลสท่ี 3 เปน 1100
พัลสท่ี 4 เปน 0110
9.4.2 ไอซีทเ่ี ปน วงจรเล่ือนขอมูลแบบ SISO
ไอซีท่ที ําหนา ทเี่ ปน วงจรเลื่อนขอ มลู แบบ SISO คอื เบอร 7491 สามารถนําขอ มูลเขา และออกได
8 บิต แบบอนุกรม โครงสรางภายในจะประกอบดวย R-S ฟลิปฟลอป ซึ่งถูกนํามาตอใชงานแบบ D
ฟลปิ ฟลอป จํานวนรวม 8 ตวั ดังแสดงในรปู ท่ี 9.4 (ก)

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

(ก) โครงสรา งภายใน

(ข) รปู รา งจริง
รูปที่ 9.4 โครงสรา งภายในของไอซีเบอร 7491 และตารางการทาํ งาน

วงจรดิจิตอลและลอจกิ บทท่ี 9 ชฟิ รีจสิ เตอร 279

จากตารางแสดงการทาํ งาน เมอื่ อินพุต A และ B ไดร บั ลอจิก 1 พรอมกัน จะเปน การจา ยขอ มูล
1 ใหกับวงจร แตเม่อื อนิ พตุ A หรอื B ไดรบั ลอจิก 0 ตัวใดตัวหน่ึงหรอื ท้งั สองอินพตุ จะเปนการจา ยลอจิก
0 ใหกับวงจร สาํ หรบั การควบคมุ ใหข อ มูลไปแสดงผลทขี่ า Serial-Out ตอ งทําการจายสัญญาณพัลสห รือ
สัญญาณนาฬิกาใหกับขา Clock จํานวน 8 พลั ส

จากรูปที่ 9.4 (ข) แสดงสัญลักษณแบบมาตรฐาน IEEE/ANSI ชื่อ SRG8 หมายถึง Shift
Register ขนาด 8 บติ เครอื่ งหมาย -> ทข่ี า Clock หมายถึง เม่อื มีการจา ยสัญญาณพัลสใ หก ับขาน้ี ขอ มูล
จะเล่อื นจากซายมือไปทางขวามือ
9.5 ชฟิ รีจิสเตอรแบบขนานและสง ออกตามลาํ ดับ (Parallel-IN Serial-Out Shift Register)

ชิฟรีจิสเตอรแบบ PISO เปนแบบท่ีสงขอมูลเขาฟลิปฟลอปทุกตัวพรอมกัน แตจะสงขอมูลออก
ตามลําดับ มีวงจรดังรูปที่ 9.5 ประกอบดวย J-K ฟลิปฟลอป 4 ตัว ทํางานเปน D ฟลิปฟลอป โดยที่
ฟลิปฟลอปแตละตัวจะมีขาเคลียร (CLR) และขาพรีเซต (PR) ขาเคลียรของฟลิปฟลอปแตละตัวจะตอ
รวมกนั ปกติขาน้ีตองเปนลอจกิ 1 เสมอ และตองปอ นลอจกิ 1 เขา ขา J และขา K ของฟลิปฟลอปตัวแรก

I1 I2 I3 I4

QQQ

I5

รูปที่ 9.5 ชฟิ รีจสิ เตอรแ บบ PISO
การทํางานของวงจรจะเร่ิมจากการทําใหขอมูลในชิฟรีจิสเตอรเปน 00002 โดยการทําใหขา CLR
ของฟลปิ ฟลอปทกุ ตัวเปนลอจิก 0 ตอจากน้ันจึงทําใหเปน ลอจกิ 1 แลว ปอนสญั ญาณเขาท่ีอินเวอรเตอร
I1-I4 เม่ือมีสัญญาณนาฬิกาปอนเขามา 1 พัลส จะทําใหขอมูลถูกสงเขาชิฟรีจิสเตอรครบทั้ง 4 บิต
ขณะเดยี วกันขอ มลู ท่ี I4 จะปรากฏทีเ่ อาตพ ุต Q ของฟลิปฟลอปตัวสดุ ทาย ดังน้ันการปอนขอมลู เขาและ
สง ออกจะตอ งใชส ัญญาณนาฬิการวม 4 พลั ส ถา ขอมลู เปนขนาด 4 บติ

280 บทท่ี 9 ชฟิ รีจสิ เตอร วงจรดจิ ิตอลและลอจกิ

9.5.1 ไอซีทเี่ ปน วงจรเลอ่ื นขอมลู แบบ PISO
ไอซีท่ีทําหนาที่เปนวงจรเล่ือนขอมูลแบบ PISO คือเบอร 74165 สามารถนําขอมูลเขาแบบ

ขนานและนําขอ มลู ออกได 8 บิตแบบอนกุ รม โครงสรา งภายในประกอบดว ย R-S ฟลิปฟลอป จํานวนรวม
8 ตวั ดงั แสดงในรปู ท่ี 9.6

ไอซเี บอร 74165 มีขาอนิ พุตแบบขนานประกอบดว ยขา A B C D E F G และ H การท่จี ะโหลด
ขอ มลู เขา ไปเก็บไวใ น R-S ฟลปิ ฟลอปสามารถทําไดโดยการจายสญั ญาณลอจกิ 0 ใหกับขา Shift / Load

การที่จะทําใหสงขอมูลออกแบบเลื่อนจากซายมือไปยังขวามือ จะตองจายสัญญาณลอจิก 1
ใหก บั ขา Shift / Load ลอจกิ 0 ใหกับขา Clock Inhibit และจายสญั ญาณพัลสใหก บั ขา Clock ดงั แสดง
ในรูปท่ี 9.6 และถาขา Clock Inhibit ไดรับสัญญาณลอจิก 1 จะทําใหเอาตพุตมีคาคงเดิม ตามตาราง
การทํางานท่ี 9.1 และเม่ือนาํ การทํางานมาเขยี นเปน ไดอะแกรมการทํางานจะแสดงไดดังรูปท่ี 9.7

Logic diagram (positive logic)

C1 Q A C1 QB C1 QC C1 QD C1 QE C1 QF C1 QG C1 QH
QH

(ก) โครงสรา งภายใน

(ข) รปู รา งจริง
รปู ที่ 9.6 โครงสรา งภายในของไอซเี บอร 74165

วงจรดิจติ อลและลอจกิ บทที่ 9 ชฟิ รีจิสเตอร 281

ตารางท่ี 9.1 การทาํ งานของไอซเี บอร 74165

SH/LD CLK Input PARALLEL Internal Output
INH A…H Output
0X CLK SER A…H QA QB QH
10 XX X AB H
10 0X X QA0 QB0 QH0
10 1 X 1 QAn QGn
11 0 X 0 QAn QGn
X QA0 QB0 QH0

รปู ที่ 9.7 ไดอะแกรมเวลาของการทาํ งานไอซเี บอร 74165

282 บทที่ 9 ชฟิ รจี สิ เตอร วงจรดจิ ติ อลและลอจกิ

9.6 ชิฟรีจิสเตอรท่ีปอนเขาแบบตามลําดับสงออกแบบขนาน (Serial-IN Parallel-Out Shift
Register)

ชฟิ รจี ิสเตอรแบบ SIPO ดงั รปู ท่ี 9.8 ประกอบดว ย J-K ฟลิปฟลอป 4 ตัว ทาํ งานเปน D ฟลปิ ฟลอป
โดยสง ขอมูลออกทีเ่ อาตพตุ Q ของฟลิปฟลอปแตล ะตวั ในเวลาเดียวกนั

การปอนขอมูลเขาชิฟรีจิสเตอร SIPO จะปอนเขาแบบตามลําดบั โดยปอ นเขาท่ีฟลิปฟลอป A แลว
เลื่อนไปยังฟลิปฟลอปตัวถัดไปเม่ือมีสัญญาณนาฬิกาปอนเขามาแตละคร้ังจะมีสัญญาณนาฬิกาครบ
4 พัลส จึงสง ขอ มูลออกทีเ่ อาตพตุ พรอมกัน

QQQ

รูปที่ 9.8 ชฟิ รจี สิ เตอรแ บบ SIPO
การเปลยี่ นรปู แบบการรับสง ขอมูล (Data Conversion)
รีจสิ เตอรใ ชเ ปลยี่ นรูปแบบการสงถา ยขอ มลู เลขฐานสอง จากการสง แบบขนานไปเปน แบบตามลาํ ดบั
หรอื การสง แบบตามลาํ ดบั ไปเปนแบบขนาน เรยี กวา การเปลี่ยนรูปแบบการสงขอมูล คุณสมบัติในขอ น้ี
นําไปใชในการสงถา ยขอ มลู ในระบบคอมพิวเตอรได
การสงขอมูลในระบบคอมพิวเตอร ใชก ารสง ขอ มูลเปน 4, 8, 16 หรอื 32 บิต โดยสงไปตามสายสง
จํานวนสายสง จะเทากบั จํานวนบติ ของขอ มลู ทสี่ ง ออก ถา ตองการสง ขอ มูลไปในระยะทางไกลๆ จะตองใช
สายจํานวนมาก ทําใหม ีราคาตนทนุ สูง และโอกาสท่สี ายจะชํารดุ ก็มมี าก แตถาสามารถเปลย่ี นรปู แบบ
การสงขอ มูลจากแบบขนานเปนแบบลาํ ดับได จะทาํ ใหการสง ขอมูลในระยะไกลทาํ ไดงา ยและมีตน ทนุ ต่ํา
ในทางปฏิบัติการสงขอมูลในระยะไกลใชการสงขอมูลแบบตามลําดับเพื่อลดจํานวนสายสง เม่ือถึง
ปลายทางจึงเปลี่ยนมาเปนการสงออกแบบขนาน จึงเลือกใชชิฟรีจิสเตอรแบบ PISO ที่ตนทาง และ
ท่ปี ลายทางใชชฟิ รีจสิ เตอรแ บบ SIPO
9.6.1 ไอซที ี่เปนวงจรเลอ่ื นขอ มลู แบบ SIPO

ไอซีท่ีทําหนาที่เปนวงจรเลื่อนขอมูลแบบ SIPO คือเบอร 74164 สามารถนําขอมูลเขาแบบ
อนุกรมและนาํ ขอ มูลออกแบบขนานได 8 บติ โครงสรางภายในประกอบดว ย R-S ฟลปิ ฟลอป จาํ นวนรวม
8 ตัว ดงั แสดงในรปู ที่ 9.9

วงจรดจิ ิตอลและลอจกิ บทที่ 9 ชฟิ รีจิสเตอร 283

สาํ หรับไอซีเบอร 74164 จะมีโครงสรางภายในดงั แสดงในรปู ที่ 9.9 ซงึ่ ทํามาจาก D ฟลปิ ฟลอป
นํามาตอลาํ ดบั จาํ นวน 8 ตวั เม่ืออนิ พตุ A และ B ไดรบั ลอจกิ 1 พรอ มกนั จะเปนการจา ยขอมลู 1 ใหก ับ
วงจร แตเม่ืออินพุต A หรือ B ไดรับลอจิก 0 ตัวใดตัวหนึ่งหรือทั้งสองอินพุต จะเปนการจายลอจิก 0
ใหก บั วงจร สําหรับการควบคมุ ใหขอมูลไปแสดงผลที่ขา Parallel-Out ตอ งทําการจายสัญญาณพัลสหรือ
สัญญาณนาฬิกาใหกับขา Clock จํานวน 8 พัลส เมื่อขา MR ไดลอจิก 0 จะเปนการเคลียรขอมูลให
D ฟลิปฟลอปทกุ ตวั มีคาเปน 0

(ก) โครงสรางภายใน
(ข) รปู รา งจริง

(ค) ไดอะแกรมการทาํ งาน
รปู ท่ี 9.9 โครงสรา งภายใน รูปรา งจรงิ และไดอะแกรมการทาํ งานของไอซีเบอร 74164

284 บทท่ี 9 ชฟิ รีจิสเตอร วงจรดจิ ิตอลและลอจกิ

9.7 ชฟิ รจี สิ เตอรท ป่ี อนเขาและสง ออกแบบขนาน (Parallel-IN Parallel-Out Shift Register)
ชิฟรีจิสเตอรแบบนี้มีช่ือเรียกยอวา PIPO แสดงดังรูปที่ 9.10 การปอนขอมูลเขารีจิสเตอรจะผาน

อินเวอรเตอรท่ีตอกับขาอินพุต PR และสงขอมูลออกท่ีเอาตพุต Q ของฟลิปฟลอปแตละตัวพรอมกัน
จึงเปน รจี ิสเตอรท ี่ทาํ งานไดเ รว็ ท่ีสดุ

ขอมลู ปอ นเขา แบบขนาน

PR Q PR Q PR Q PR Q

CLR CLR CLR CLR
CLEAR

ขอ มลู สง ออกแบบขนาน

รูปท่ี 9.10 ชิฟรีจสิ เตอรแ บบ PIPO

ไอซที เ่ี ปน วงจรเลอ่ื นขอ มลู แบบ PIPO
ไอซที ท่ี าํ หนาท่ีเปน วงจรเลื่อนขอ มูลแบบ PIPO คือเบอร 7496 สามารถนําขอ มูลเขา แบบขนานและ
นําขอมูลออกแบบขนานได 5 บิต โครงสรางภายในประกอบดวย R-S ฟลิปฟลอป จํานวนรวม 8 ตัว
ดงั แสดงในรูปที่ 9.11

(ก) โครงสรางภายใน
รูปท่ี 9.11 โครงสรา งภายใน รปู รา งจรงิ และไดอะแกรมการทํางานของไอซีเบอร 7496