arquitectura de computadoras morris mano

sEc. 4-7 C I R C U I T O SN A N D D E M U L T I N I V E L' 4 '

soresen cascada.Las tres entradasexternasE, A y B' que van directamen-
te a los inversoresse complementany sequitan los correspondientesinverso-
res. La config¡raciónfinál con compuertasNAND está en la Figura 4-12(c).

El núméro de compuertas NAND del segundoejemplo es igual al nú-
mero de compuertasAÑD-OR más un inversoradicional en la salida (com-
puerta NANb 5). En general,el número de compuertasNAND necesarias
para configurar una función es igual al número de compuertas AND-OR,
fxcepto po*ralgun inversor ocasional. Esto es verdad si se cuenta con las
entrádas-normáleys su complementoya que la conversiónhaceque se com-
plementenciertas variablesde entrada.

El métododel diagramade bloquees algo aburrido de usar ya que re-
quiere el dibujo de dos diagramas lógicos para obteaer la respuestaen el
tercero. Con álguna experiénciaes posible reducir la cantidad de trabajo
anticipándo.e J los pares de inversores en cascaday a los inversores en
las eniradas. Comenzandocon el procedimientoesbozadon, o es muy difi-
cil derivar las reglas generalespara la ejecución de funciones de Boole
con compuertasNAND directamente de una expresiónalgebraica.

P r o c e d i m i e n t od e a n á l i s i s

El procedimiento anterior considera el problema de derivar un diagrama
togico NAND de una función de Boole dada. El procesoinverso es el análi-
ldóeg ivceorNd a4dN.DE l dado y que
siJdel problema que comienza con un diagrama análisis de
culmina con una expresiónde Boole o una tabla

los diagramaslógicoi NAND sigue el mismo procedimientopresentado.en
la Secc-ión4-6 pára el análisis de los circuitos combinacionalesL. a única
qul la lóg-sicea NAND requiere una aplicación repetida-del teo-
diferencia Morgan. demostrará la deducción de la función de Boole
rema de D"et
a partir de un dlagrama lógico. Luego se demostrará la deducción de la
taÉla de verdad diiectamente del diagrama lógico NAND. Finalmente, se
presentaráun método para converti¡ u¡r diagrama lógco- NAND a un dia-
gr"*u lógico AND-OR por medio de la manipulación de un diagrama de

bloque.

Deducciónde la función de Boole
a p a r t i r d e l a m a n i p u l a c i ó na l g e b r a i c a

El procedimientopara deducir la función de Boolea partir de un diagrama
lógíco se esbozaeñ la Sección 4-6. Este procedimiento se demuestrapara el
diágrama lógico NAND mostrado en la Figura 4-13,el cual es el mismo que

d" la Figura 4-11(c).Primero, todas las salidas de las compuertas
"q,r-""rl ."tt con símbolos aritméticos. Segundo se derivan de las funciones
"d"e Boole para las salidas de las compuertas que reciben solamente entra-

dasexternas: Tt: (CD\': C' + D'

T r : ( B C ' ) ': B ' * C

La segunda forma se desprendedirectamente del teorema de De Morgan
y prr"á" a veces ser más conveniente de usar. Tercero, las funciones de

Figura 4-13 Ejemplo de análisis t
t
Boole de compuertas que tienen entradas de funciones anteriormente de-
rivadas se determinan en .rden consecutivo hasta que la salida se exprese I
en términos de variables de entradas:
t
\: (B'7,)': (B'C'+ B'D')'
:(B+CXB+ D):B+CD

T ¿ : ( A T r ):' l A ( B + C D ) j ,

p: (rrra):' ¡1rcf¡nó + coll'\,

: BC',+ A(B + CD)

Deducción de la tabla de verdao

El procedimiento para obtener I^. tabla de verdad directamente de un dia-
grama lógico se esbozaen la Sección 4-6. Este procedimiento se demuestra
por e! diagrama lógico NAND de la Figura 4-13. primero se listan las cuatro
variables de entrada conjuntamente óon las 16 combinacionesde unos v
ceros como se muestra en la Tabla 4-8. Segundo se marcan las salida.s
de todas las,compuertas con símbolos aritméticos como en la Figura 4-13.
Tercero se obtienen las tablas de verdad para las salidas de aquellas com-
puertas que son función de las variables de entrada solamente. Estas son
T , y - T ¿ . T t : ( c D ) ' , e n t o n c e ss e m a r c a n c e r o se n a q u e l l a sf i l a s d o n d e a m -
F. 9 y D sean iguales a 1y se llena el resto de las filas de ?, con unos.
También Tr: (BC )' de tal manera que se marcan cerosen uqrr"iru, colum-
n a s - d o n d eB : \ y c : 0 y s e l l e n a e l r e s t o d e l a s f i l a s d e T , c o n u n o s . S e -
guidamente se procede a obiener la tabla de verdad para las salidas de
aquellas compuertas que son función de las salidas deiinidas previamente
hasta que se determine la columna para la salida F. Es posiblé,ahora, ob-
tener una expresión algebraica a partir de la tabla de verdad derivada.
El mapa mostrado en la Figura 4-r4 se obtiene directamente de la Tabla
4-3 y tiene unos en los cuadrados de aquellos términos mínimos para krs

142

{

5 Tabla 4-3 Tabla de verdad para el circuito de la Figura 4-13

f

T2 T3 T4

0000 0 l0
0001 0 l0
0010 0 l0
00ll I l0
0100
0101 I ll
0ll0
0lll I ll
1000
l00l I l0
l0l0 I l0
l0ll 0 l0
ll00 0 l0
ll0l 0 t0
lll0 0 0l
llll I 0l
I 0l
I 0l

0 0l

l
I AB

00

I0 l
l'
I

tD
F:AIJTI.JC,_ACt)
Figura 4-14 Deducciónde F a partir de la Tabla 4-3

cuales F es igual a 1. La expresión simplificada que se obtiene del mapa

será: F: AB + ACD + BC' : A(B + CD)+ BC'

Esta es la misma expresión de la Figura 4-ll, verificando así la respuesta
correcta.

Trasformación del diagrama de bloque

Es conveniente algunas veces convertir un diagrama lógico NAND a SU
equivalente diagrala ló_gicoAND-OR para facilitar el procedimiento de

143

I44 LOGTCACOMEINACTONAL CAP. 4 {

pccl]maoóooanse$nnráadcvvmloiieelasia-rnsinstsmiictse.reoeonAumescllno.lipahgEudu.arPnesiaacoroegtal¡aardrameNtersmslaAeetavtdoNceéi,cNDoosliaróA..dednNefmEeuD3ulnsa-nptc-od6riaócsoesoncuesDneíndmmcesaeioobefMBisoonntorortv¡oemoaresgul¡-aseoarsesnpneorou.qe¡duoeuLpLr.diai;vuateíiar.medu"clrbeeobaoinrnoá;ni*tvvsegpeeatréAánrrássrrNlrm"iieitóD.rmioln'na-i.gouJduÍesyetr,j.eafd"ác.icaau¿ipglcl-tmorrieóla.preinmn'.nbidoatleesus Ir
syylbpsvóaa.eeirgraolryiliqrtddocsiu.Lduaageoeaoc.rslaau1ereecennauconepapnan"tranrtemAva.rsisreevNbvígeems¡éiDqnsaldsebaitaeóasoudpnnluceudododín:eureRo{oc^encbRuucildronletcoceamaisucndmumopiveitnbamuoebnaigeriépotirrsrninalatdoedvamormmeesqarauaiesedssirlínneotmómtatetbrgarar.ireabsicncdlseriaíóooeansynsNre.ca.EdeaAouel,lqnnñtúuauuDp"le,n"rtciimnm""o;¡"o;iñemor";.or;rhri"p;;rnra;s,ü';iricirvl"u"raerrJ",,tmu¿n"".iaurnAqlE,arguNstuieetDdonneodsatAlaeruimacNfbuoadoeiDnRnmaRcc-aobaOirióimdsnloRanee_s_

,1-\a *-¡ ABCi éA-----4{ _ z )-¿' - B' - C

B--------{ , ,nurr'

c----l_J

(a) AND invertido (b) OR invertido

Figura 4-15 Dos símbolospara una compuerta NAND

eFnccb.vNsíaaaiorgt+msnlcéouNudsb-EcrlodPeaioosoes4mlteo-edd-ellps1iaeenmplg6edsrlilo(omianíafcmmceae)Femrn.bpnediougitnisaslmeuotmiderreictaaeasmao.nn4eEmlptíin-lonvr1oeeeesd6slleayi(eaeúadssglc)mete,rsuiammsueeameelouncismeaedotnnsonrilnóiatcvvrlaguaiaeeenielcner.vnotsn"alteca¡-lr,"ría.ciNraFaaco.boiFrmigtlrl-ri,eu,goaob-rrndsi¿;racire"qoaaag'"m;e4_urq"""-linp;_át61;ru""1ó6aoie,d".áRrE".atAaalCinñqcduevOsuoianeaeer_ltrgrqd¡OterraiuiedasbRdiqpomeua.uo.rjsEaainopeelldebaórxseinsrgetíeeuimdnlcrarnet_o__e

4 . 8 C I R C U I T O SN O R D E M U L T I N I V E L
ppylLpEaaraosoernltacólafduegpaisndeirnceceinámacivtólceieNisneisnóiAnsinpNrNtoremrooDesnRcep.yuedemdisertaeieiiscmnngrie_taólieaelenvsnmdeadtpulroebiaaossalrlesoryaggdmeouelrxaéniepmltoagoluóildseeafgueons-inscsttioondcpaecieadónNls-gunraolyaaurRNleranSoAau"leNflnoaoclaD"iárcsimr;.i"tgó-ira;p.np;i"r4ráoi*-"érei2"o-l.e.-l.íááóspüu"tai"c"lorotam¿.d.z,ge¡,ótíiro"snül"godd-tisñoecoÁadtc,aoñoNlpslóraor".ledRoosas-

Compuerta universal
LdLaeacBcooononlplveuecerosrtniaóenlNdlaoeRiAncNeluDsy,uennoidRvoereysl¿Ncri.oiycTauqiiouaetf¡slióepR-p¡uoefüde--=oeJ"je;."ic.d"u, tar""cri,uatt""r'qsrueigi"e,"rri,¿faur,ncaoi-ó--2fni.'.

L'

l D'
B'.

A
B

(a) Diag¡amalógicoNAND

D

B'

A

B

(b) Sustitución desímbolosOR invertido
en nivelesalternos

D
B

A
B

(c ) DiagramalógicoAND-OR
Figura 4-16 Conversióndeun diagramalógicoNAND a AND-OR

¿---l ffA' NOT (inversor)

t

A: B OR

(A' -r B')'- AB AND

B
Figura 4-L7 Configuraciónde NOT' OR Y AND por medio de compuertas NOR

t45

146 LOG¡CACOMBINACIONAL

CAP 4

:aldLi"lcoa^"t"s:út:o#:ac:po:celm:ortpaimp^ocutoruieómuvrnneteNadsioniNoTvooedrRresrse.oloaorsLóbpíamotaimerbpanopr ieol"moedbp.etete"ra.una"ñnepoar"rtRloacdoi nsum.vaoceprneirudlsiaea"orrrl;to-".ar^R;N.;Lá; 1oa.i..Ron," ipu; e"dulrei^ai aáuci,onicópiaonyersOr,aol"Rarcreai ós.reeenennqgAtcuurNaainedDddraaea

C o n f i g u r a c i ó nd e l a s f u n c i o n e sd e B o o l e _
Método del diagrama de bloque

c1Er:lót"npprorcecoevndiacimpoiamernaptoluaedserctloaNmdsoipañgure"ar"mt.aia-sNiiduAetNbIDl"ol.q;;u"eü para configurar f.uncionesde _

l;i""i o?-l-lo- "--u¡¿o enla sec

1' Dibújeseel diagramarógicoAND- OR a partir de una e x p r e s i ó na lge_
braica. Asúmaseque se cuenta con las errtiadas normales y su
complemento.

2' Dibújeseun segundodiagrama lógic o_conlógica NoR eq uivalente,
de la maney ,lTdu e" tá figu, a 4_ 1 7 ,s u s t i t i r y e . r d oc a d a compuer_
ta AND, OR y NOT

3' mlEolési mnitníenvseeesrlseaor vor eassrpicaaobrnel eescddteea dei nonvst aer ar sdeoanrtceroaserdrnaesscp.a*ost "nciadr rdi"ea,ndt-ee.l". .dri.ai lgt *r a ma.euítese
y comple-

El procedimientose ilustra en la Figura 4-rg para la función:
F: A(B + cD) + BC'

myAp1l(vcdesFLaca-aNoeenicailosrgrngnFuDlaimmluaeaueuaia-grbljiacpmsOnaoedaultudeacRceaRer4eesoouarddn-jrgncseedeot1et4rieavcends8xaó-uNaeu1:mcc(dnen.raco8uAe:ansarli)R(e-piósNati.rnpcórPntncsdaDv).ontoa".d6eedpeeiE-"rdne)roafonclur.sadcRraotyfnoEuarnuEsnua¡acnndul'rnaddrecampcaergaiA-"oioeoesnAecsrmrNsn1aqe"vnNeue-b9pecunefxpDlsuáu-trt"rt"a*rs_¿aend"e"a.d"oOilrearc"lie-do"ntr"i"aR_Bclóaoa"t"o-ánons"o.Nso"*m"nú*oósso.á*.pomilleh-rer.áorptyr_"eanamru.e-m¡e.s".i"esa"raols.rm.u.rgrtlia"etgetseaurLNueieAuasusneopnylO"amstNvivaormrteRaeD,;*eai*"¡ticnpn.usiatn,ái"iy,oyete"eaei,;re"¡e,-,r.il"-sr1r.taeL.,"pid;iae;,üro;do.;rli;rs;t".a.J;i,cñse-.clv"Jige;ñoóiica.roe"rno"mnrurao,n¡vytdniaem*opaauáeptmrbl'lmrae.icoldarrpeemooneóioiyntsnmnselrogeaa.ttsvvecciprancieeqseaaesuto¡rudassNiamesdsgaocenlorooeiuplat¡delraaRriaarldeaaenasselasss
P r o c e d i m i e n t od e a n á l i s i s

El análisis de los edldiaaugscreiarcmucniaóasnl óf4ug-n-i c6cpoi óasnrNado-"eRlBansnirágr ;l' ie-s¡ ;i ls;o; ^ds;eimül"oi s,s"macoi rscpuriot oclsóegdc ioicmmoi ebsnie_-
tos presentadosen
nacionales.para d

(.

D

D

A

u

C'
(a) ConfiguraciónAND-OR

Sustituyendolas funcionesNOR
equivalentesde la Figura 5-19

^ c o m p u e r t a sN O R

B,
C

(c) ConfiguraciónNOR

F i g u r a 4 - 1 8 C o n f i g u r a c i ódne F - A ( B + C D ) + B C ' c o n

marcan las salidas de varias compuertascon símbolosarbitrarios. Me-
diante varias sustitucionesse obtiene la variable de salida como función
de las vaiiabhs de entrada.Para obtenerla tabla de verdadde un diagra-
ma lógico sin primero deducir la función de Boole,se forma una tabla ha-

t47

1 4 8 L O G I C AC O M B I N A C I O N A L CAP. 4

ciendounalistadelasnvariab l escon2'fi cl aosmdpeuu-enrtoassNy coRe r osse. Ldaedt aubcel an
de verdad de las ,piiá", de las diferentes
de verdad de salida. La función de salida
en cadena hasta obtenrri"Lui" ¿r lu forma T : (A+ B',+C)" de tal ma-
de una compuertaNOR trpü;,
;;t;^*; üiutru ¿. para T sem.arcacon un 0 para aquellas combi-
nacionesen queA:l ".6ia¡":á ó¿ c : \.El restode las filas sellena conunos.

T r a s f o r m a c i ó nd e l d i a g r a m a d e b l o q u e

pA;áF'ai.iN;'zr'b;Dua,;Ñ^r_acIóOüo4"'Rn"f-;;1v,;;t-egds;r.le;;Lt-i;rau;-suO;a;n;nRdiioi"a"rc;"goiidr-nai"ovmfeoanrac"l"ópli.tógean"irrlcnadosaeítNmipvlOaeabsqRoucl"oooeann-ñposvoriuesm*ncietaíiuqerl*cunpuilaveloraNqaslueOueennRntuaeltcamidlosiizoamasegptnrraueatrmeldartoadteasaolNóesrgneOqimcuRlaoea
denotan comPlementación'

' o, 4_ _ _ _ _ _ S . t A _ B + c y a-ñ --A'B'c' -\A-B-CI
3-J
E-

{a) OR invertida (b) AND inve¡tida

Figura 4-19 Dos símbolospara una compuerta NOR

La conversiónde un diagra mnl;ia.veló.lig-byicooleoNn. OndRiveeaOleuRsniandlvtieearrgntriodasam' aaLAoAsNNDDpa-OrineRvsedsree-
ltoidgarac¡oxrmr emnezdainod¿ou,"r"r-"Ii"Jrüif;t;i-o

tacl;lneac;ó;oí";itsrngívs;"rc;;eiAcd;üc(Eus;lbiuoN;*alfs;1o);e-NllDt;io"..esrdl"OecasEqpaupnRudseuorttaOooqeeaealcusvRsqn"neIefauca'itdd,ñvn"oiiieeilleeommtaainlurs-*epsiptáe-ne"rs-;"anvanni;,áedsarttr.ro"rerai*ortlltsaia",ieltea"eaeds"nlrcinmbsamtáceeiuluclserineu.fscuuetrxesrmedyaunatsnoeetladutorrcruaanleas.níaune"nandse-annñeitocnnsaarisaauuoaegel"msnardoqsceaabe-auoaFempciromni"liuqtoigiv"a¡ndmuir*ui,senerNe"'Aiemsr7ntOstNesi!eaíe-a-nmDpne?nOlmgíno\eb'natnsinonplnene.delvdrluo"auqeeynEnissneuriclt'cevlsinpinotdeuíretvammaleLeaqen'3obmaesurnlAsoalesy,doulcelñsdoodrseoooci'moaebpvcmosgusíhaemre¡eeprcanaaLnsrpuuyv.mtolulderaaaoaaeslrrntra'

etannetol nsieveelilms sineac.Eolndviai egrrtaemealnóugincaoÁc Ño mó-poun ebrutsacAaNdoDs,edme uuensatsraoenl alae n t r a d a
Figura4-20(c).

4-9 LASFUNCIONEOSR EXCLUSIVA
Y DEEOUIVALENCIA

L|ea, ;o" R-oePxeclruacisvioanevs.bdineaeriaqsiuvq"ul'e-rYea:l,$t: ".1"fXf #1:"3.t"?.ffiHi:" ffitl;

xOY:ry'+x'Y

xOY:ry*x'Y'

C'
D'

(a) Diag¡amalógicoNOR
C'
D'

(b) Sustitución de símbolos AND invertida en niveles internos

B
C'

(c) Diag¡ama lógico AND-OR
Figura 4-2O Conve¡sión-de un diagrama Iógico NOR a AND-OR

Las dos operaciones son complementos entre sí. Cada una de ellas es aso-

ciativa y commutativa. Debido a las dos anteriores propiedades, una
función de tres o más variables, puede expresarsesin paréntesis de la
s i g u i e n t em a n e r a :

(A @B)o c: A@(B e c) : A @B @c
Esto implicaúa la posibilidad de usar compuertasOR-exclusiva (o de equi-
valencia) con tres o más entradas. Sin embargolas compuertasOR-exclu-
siva de entrada múltiple son antieconómicas desde el punto de vistade
los materiales. De hecho, aun la función de dos entradas se construye con
otro tipo de compuertas.En la Figura 4-2I(a\, por ejemplo, se muestra la
ejecuci-ónde la función OR-exclusiva de dos entradas con compuertasAND,
ÓR v NOf . La Figura 4-21(b)la muestracon compuertasNAND.

t49

I 5 O L O G I C AC O M B I N A C I O N A L CAP. 4

Solamenteun número limitado de funcionesde Boolese puedenexpre-
sar exclusivamenteen términos de operacionesOR-exclusivaso de equiva-

lencia. Empero, estas funcionesresultan a menudo durante el diseño de
sistemasdigitales. Las dos funcionesson particularmenteútiles en ope-
racionesaritméticas y en correcciónde detecciónde errores.

Una expresiónen OR-exclusivade n variableses igual a una función de
Boole con 2"/2 térmínos mínimos cuyos números binarios equivalentes
tenganun númeroimpar de unos. Esto se muestraen el mapade la Figura
4-22(a)para el caso de cuatro variables.Hay 16 términos mínimos para
cuatro variables.La mitad de los términos mínimos tienen un valor nu-
mérico con un número impar de unos; la otra mitad tiene un valor numé-
rico con un númeropar de unos. El valor numéricode un término mínimo
se determina a partir de las filas y columnas de los cuadradosque repre-

sentan el término mínimo. El mapa de la Figura 4-22(a)tiene unos en los

cuadradoscuyos términos mínimos tienen un número impar de unos. La
función puede expresarseen términos de operaciónOR-exclusiva con las
cuatro variables.Lo anterior se justifica por medio de la siguientemani-

puAla@ciBónoalgceebra,ic:av: ,iii,1,4,ii,í:1i,,',u+A,',,(c+DcD, )

(a) concompuertasAND-OR-NOT

re)

(b) con compuertas NAND
Figura 4-21 Configuraciones del OR-exclusrvo

C

0 0 B
B

I lc

0l I 0l I l

^1 1I
lu
I I ll l I

I

D D
F-AaBfiCeD F .=A ABOCAD

(4, (b)

Figura 4-22 Mapa para cuatro variables (a) función OR-exclusiva
y (b) función de equivalencia

una expresiónde equivalenciade n variables es igual a la función
de Boole cón 2"/2 términos mínimos cuyos númerosbinarios equivalen-
tes tienen un número par de ceros.Esto se demuestraen el mapa de la
Figura 4-22(b)para el caso de cuatro variables. Los cuadrados,con unos
representanlos ocho términos mínimos con un número par de cerosy la fun-
cién puede expresarseen términos de operacionesde equivalenciacon las
cuatro variables.

cuando el númerode variablesen una función es impar, los términos
mínimos con un númerode par de cerosson los mismosque los términos
con un número impar de unos. Esto se puededemostraren el mapa de tres
variables de la Figura 4-23(a).Por tanto, una expresiónde OR-exclusiva
es igual a una expresiónde equivalenciacuando ambas tienen el mismo
número impar de variables. Sin embargo,ellas forman los complementos
entre sí cuandoel númerode variableses par de la maneracomose mues-
tra en los mapasde la Figura 4-22(a)y (b).

Cuando los términos mínimos de una función con un número impar
de variablestiene un número par de unos (o por equivalenciaa un número
impar de ceros), la función puede expresarsecomo complementode una
expresiónde OR-exclusiva o de equivalencia.Por ejemplo, la función de
trés variables mostrada en el mapa de la Figura 4-23(b)puedeexpresarse
de la siguientemanera:

(A@BOC)':A@BOC

( A o B o c ) ' : A o B @c

La salida S de un sumador medio y la salida D de un sumador com-
pleto (Sección 4-3) puede configurarse con funciones OR-exclusivas ya que
óada función consiste en cuatro términos mínimos con valores numéricos
que tienen un número impar de unos. La función de OR-exclusiva se usa

t5l

BC BC
A 00 0l
0 Á 00

I 0I

All I All

t t

(a) l:-A@B0c: C L
AaBa,c
(bl F: A@B'..C : A rBOC

Figura 4-23 Mapaparafuncionedsetresvariables

bastante en Ia ejecuciónde operacionesaritméticas digitales debidoa que
estas últimas se ejecutan por medio de un procesoque requiereuna ope-
ración de sumaso restasrepetitivas

Las funcionesde OR-exclusivay de equivalpnciason muy útiles en
sistemasque requierencódigosde deteccióny correcciónde errores.Como
se trató en la Sección 1-6, un bit de paridad es una forma de detectar
erroresdurante la trasmisión de información binaria. Un bit de paridad
es un bit extra incluido con un mensajebinario para hacer el número de
unos par o impar. El mensaje,incluyendo el bit de paridad, se trasmite y
luego se compruebaen el extremo de recepciónlos errores.Un error se
detecta si la paridad comprobadano correspondea la trasmitida. El cir-
cuito que generael bit de paridad en un trasmisor se llama generadorde
paridad; el circuito que compruebala paridad en el receptorse llama com-
probador de paridad"

Como ejemplo, considéreseun mensaje de tres bits para trasmiti¡se
con un bit de paridad impar. La Tabla 4-4muestrala tabla de verdadpara
el generadorde paridad. Los tres bits x, y y z constituyen el mensajey
son las entradasal circuito. El bit de paridad P es la salida. Para una
paridad impar, el bit P se generapara hacer el númerototal de unos impar
(P incluido). De la tabla de verdad,se ve que P:1 cuandoel númerode
unos en x, y y z es par. Esto correspondeal mapa de Ia Figura 4-23(b);
así, la función P puedeexpresarsede la siguientemanera:

p:x@yOz

El diagrama lógico para el generadorde paridad se muestra en la Figura

4-24(a).Este consisteen una compuerta OR-exclusivade dos entradasy
una compuertade equivalenciade dos entradas.Las dos compuertaspue-
den ser intercambiadasy aun producir la misma función ya que P es igual a:

p:xOy@z

El mensajede tres bits y el bit de paridad se trasmiten a su destino
donde se aplican a un circuito de observaciónde paridad. Durante la
trasmisión ocurre un error si la paridad de los cuatro bits es impar, ya
que la informaciónbinaria trasmitida fue originalmenteimpar. La salida
C del comprobadorde paridad debe ser un 1 cuando ocurre un error, es

152

Tabla 4-4 Generaciónde paridad impar

Bit deparidad
generado
P

t (a) GeneradordeParidadimPar (b) Comprobador de paridad imPar
detres bits de cuatro bits

Figtra 4-24 Diagramas lógicos para la generación y comprobación de la paridad

decir, cuando el número de unos en las cuatro,entradasseapar. L,a Tabla
a-5 es la tabla de verdad de un circuito comprobadorde paridad impar.
De él se observaque la función de C consistede ocho términos mínimos
con valoresnuméricosque tienen un número pal de ceros.Esto correspon-
de al mapa de la FigurÁ ¡-ZZ(V),de tal maneraque la expresiónpuedeser
expresadácon operadoresde equivalencia de la siguiente manera:

C: xOYOzOP

El diagrama lógico de un comprobadorde paridad se.muestra en la Figura
4-24b1y consiJte en tres compuertas de equivalencia de dos entradas.

Vaté la pena anotar que el generadorde paridad puedeejecutarsecon
eqm*l ecni truec-uebinot orl ód"geci icrtacau0Fi iyoi 1gsau rpasua4el i-dd2ea4n(sbse\emsriaulrascaaedPno,tsrlaapdavareaPn tgsaeej anmeersaatncrtiiibóeanneednepeeplramhreai dcnahedondtyee -
comprobación.

Es obvio del presenteejemplo que los circuitos de generacióny com-
p.obación de pariáad tengan una función de salida que incluye la mitad
de los términós mínimos cuyos valoresnuméricostengan un número par
o impar de unos. En consecuenciaestos se puedenejecutar con compuer-
tas de equivalenciay de OR-exclusiva'

153

Tabla 4-5 Comprobación de la paridad impar ,

f

Cuatro bits recibidos Comprobacióndel
error-paridad
00 C
0t
t0 I

ll 0
00 0
0l I
l0 0
ll I
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0l 0
l0 0
ll
00 I
0l
10 I
ll
0
I
0
0

I

REFERENCIAS

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Prentice-Hall.Inc.. 1973.
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E n g l e w o o dC l i f f s , N . J . : P r e n t i c e - H a l l ,I n c . , 1 9 7 5 .
H i l l , F . . I . , y G . R . P e t e r s o nI,n t r o d u c t i o nt o S u , i t c h i n gT h e t ¡ n -a n d L o g i c a lD e -
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l a n d H i l l s , C a l i f . : C o m p u t e rS c i e n c eP r e s s ,I n c . , 1 9 7 5 .

PROBLEMAS

4-1. Un circuito combinacional tiene cuatro entradas y una salida. La salida es
igual a 1 cuando (1) todas las entradas sean iguales a 1 o (2) ninguna de las
entradas sea igual a 1 o (3) un número impar de entradas sea igual a 1.

154

PROBLEMAS I 55 IH'l

(a) Obtenga Ia tabla de verdad. fr
(b) Encuentre la función de salida simplificada en suma de productos'
(c) Encuentre la función de salida simplificada en producto de sumas. il
ii

(d) Dibuje los dos diagramas lógicos'

4-2. Diseñe un circuito combinacional que acepte un número de tres bits y gene-
re un número binario de salida igual al cuadrado del número de entrada'

4-3. Es necesario multiplicar dos números binarios, cada uno de dos bits para
formar su producto en binarios. Asuma Ios dos números representados por
at, ao ! ó,, b,, donde el suscrito 0 denote el bit menos significativo'

(a) Determine el número de líneas de salida necesarias'
(b) Encuentre las expresiones de Boole simplificadas para cada salida.

4-4. Repita el Problema 4-3 para formar la suma (en vez del producto) de los dos

números binarios.

4-5. Diseñe un circuito combinacional con cuatro líneas de entrada que repre-
senten un dígito decimal en BDC y cuatro líneas de salida que generan el

complemento de 9 del dígito de entrada'

4-6. Diseñe un circuito combinacional cuya entrada es un número de cuatro bits
y cuya salida es el complemento de 2 del número de entrada'

4-7. Diseñe un crrcuito combinacional que multiplique por 5 una entrada en dí-
gito decimal representada en BDi. La salida debe ser también en BDC.
Demuestre que las salidas pueden obtenerse de las líneas de entrada sin
usar ninguna compuerta lógica'

4-8. Diseñe un crrcuito combinacional que detecte un error en la representaciór
de un dígito decimal en BDC. En otras palabras obtenga un diagrama lógico
cuya .alida sea lógica 1 cuando las entradas tengan una combinación poco

usual en el código.

4 - g . c o n f i g u r e u n s u s t r a c t o r c o m p l e t o c o n d o s s u s t r a c t o r e sm e d i o s y u n a c o m -

Duerta oR.

4-10. Demuestre cómo un sumador completo puede ser conveitido a un sustractor
completo con Ia adición de un circuito inversor'

4-11. Diseñe un crrcuito combinacional que convierta un dígito decimal del códi-

go8,4,-2,-1aBDC.

4-12. Diseñé un circuito combinacional que convierta un dígito decimal del código
2 , 4 , 2 , 1a l c ó d i g o 8 , 4 ,- 2 ' - l .

4-13. obtenga el diagrama lógico que convierte un número binario de cuatro dí-
gitos a r,,rr.,rrln"ro decimal én BDC. Nótese que se necesitan dos dígitos
áecimales ya que los números binarios van de 0 a 15'

4-14. un decodificador BDC a siete segmentos es un circuito combinacional que
acepta un número decimal en BDC y genera las salidas apropiadas para la
selécción de segmentosen un indicador usado para mostrar el dígito decimal'
Las siete salidas del decodificador (o, b, c, d, e, f, il, seleccionan los seg-
mentos correspondientes en el indicador como se muestra en la Figura P4-14
(a). La designación numérica escogida para representar el. número decimal
se muestra en la Figura P4-14(b). biseñe el circuito decodificador de BDC

a siete segmentos.

I56 LOGICACOMBINACIONAL CAP. 4

a -l -t

.l, l.rllsl l, | | lo -l _l t_ l: I_ - t t - - l
I _l t_tll _r_l
ll lc

(b) Designación numérica para el tablero numérico

(a t Designaciónde segmentos

Figura P4-14

Figura P4-15

4-15. Analice los dos circuitos combinacionalesmostradosen la Figura P4-15.
Obtenga las funciones de Boole para las dos salidas y explique Ia operación
del circuito.

4-16. Deduzcala tabla de verdad del circuito mostradoen la Figura P4-15.
4-I7. Mediante el uso del diagrama de bloque, convierta el diagrama lógico de la

Figura 4-8 a una configuracióncon NAND.
4-18. Repita el Problema4-I7 para una configuracióncon NOR.
4-19. Obtengael diagrama lógico NAND de un sumador completo de las funciones

de Boole.

C:xl+xz+yz

S.:C'(x+y+z)+ry2

4-20. Determine la función de Boole para la salida F del circuito de la Figura
P4-20. Obtenga un circuito equivalente con menos compuertas NOR.

A'
C

B
B

Figura P4-20
4-21. Determine las funciones de Boole de salida de los circuitos en Ia Fizura

P4-21.
4-22. Obtenga la tabla de verdad para los circuitos en la Figura P4-21.
4-23. Obtenga el diagrama lógico equivalente AND-OR de la Figura P4-21(a).

(b)
Figura P4-21

157

I58 LoGIcAcoMBINACIoNAL CAP. 4

4-24. obtenga el diagramalógicoequivalenteAND-oR de la Figura p4-21(b).

4-25. obtenga el dia gramalógico de un a func ión de equiva l e n c i ad e dos entradas
usando(a) com p u e r t a sA N D , OR y NOT: (b) co mpuert asNOR y (c) compuer_
tas NAND.

4-26. Demuestreque el circuito en la Figura 4-2L(be) suna oR-exclusiva.

4 - 2 i . D e m u e s t rqeu eI O B O C O D : X 0 , 3 , 5 , 6 , 9 , 1 0 1, 2 ,l 5 ) .

128' Diseñe un circuito combinacionalque convierta un número de cuatro bits
en códigoreflejado(Tabla 1-4) a un númerobinario de cuatrobits. Ejecute
el circuito con compuertasOR-exclusiva.

1-29. Diseñeun circuito combina c i o n a lp ara comprobarl a paridad par de cu a t ro
bits. Se requiereuna salida de Iógi ca 1 cuandolos c uatro bits no cons ti t u-
yen una paridadpar.

'I 30' Ejecute las cuatro funcionesde Boole listadasusandolos tres circuitos su-
madoresmedios (Figura 4_2e).

D:AO¿OC

E: A'BC+ AB'C
F: ABC' + (A' + B')C
G:ABC

4-31. Ejecutela función de Boole:

F: AB,CD,+ A,BCD,+ AB,C,D + A,BC,D
con compuertasOR-exclusivav AND.

Lógicacombinacional *
con MSI Y LSI
IF
IC

i'lf

-

4

N
.)

:!

5-1 INTRODUCCION

beE;pi;;ax.'gl;?ppi;or"rr.áeo"ic;lsi.;proi;aó"só"'n-tásioiLii.atúoesl.gtndpnerebloalercaam.ssdicaeoiia-m"cainucrpiqiJn'óillort-inosfr,"ieec4"La_usdc2cuiretimistótaeeidnnoridvi.simoaeesiñelqzaaoausceeopfveunadalnfreliaungct eaúui orrlmromeneseielrnrocseéaidsxrducueitenuloBtieltocaodiosseerlcncelucaoeriomtrssmonpoimbdubcieepntirrleabictfcnauaiciseiojatoronncuaceiónolcdeneases--

sariasparaeje rctcuairst"uue,i-itoutnptueqf^uuf"entcitbui óluentidd"eaabndida,lo.aEams tiqesumperaoccfuueendscitimaónime' natqoucellá qsui ceouatsiluicme e
que, dados do, enos' Esto no es

menos compue
.,u".ru.iurnénte cierto cuando se usan circuitos integrados'

C omose i n c l u y e n v a r i a s co mp uerta slóg si ccaosmepnuuenratassodl aepuansat ipl laas.t.i ldl ae
se vuelv" la má yoría de lá
CI
uaii,nlt.gt,iielu"ir.nzrnaraausds. adpaaeousllniaab"qs.loéupnsiea"Otsap"t-ul;i-h;.li;lu"a;a";c;;Si;oey;d;nr"leetosssmemaiánuisemmnietezrcaenortnelaóeesmll t.inoccúotoammulepdsruaeoercrdott,eamanscpt,oaeunsneerxmitniaoutnscehe.rMcososeánnseCtarxIeúi onspno'aen-s

tillas externas.Oonloscircuitosin t e g rnaúdmoesro' nyo etisploa cdaenct Ii d uasdaddeocyo melpnuúe-r .
tas lo que determl"un .i áo"lo, .ino e "l utá ejecutar una función
mero de interconexiones externas
necesariu* p

dada.

ndmerusxdaoaxetiaéóidc.ñldtpnoieoAoazHr.sdadoacaiaoEevrdolyuatmnunsennumceárunnle,es-avrmoe,.neurn¡mluetleoaú"prlam,mvro.gtryoeae"resoqrbdujra,-r.ol"."o"ría,s**rveaJpio1r-¿écátáeecton.ie-"llraapaEcvosufttulaiebioticvillrott'ae'cadeondiacmanreotcadicuoed,ussonronyicoimtatouseeacblalliidargfntnpciesirnaradueaoac"plcogntlclioloueodeimcnoinledrmaúbcapidmec-toluée"elimpeitótneomaronbicntdrdaiéItadnoosotdeaoeycedcddSujliieeovácocSncaenassIdur'ipabimiestc'alrlalieooapbdrpacdslld.iieause.defeiserndobcclañauaeiaddmoaceSuesfiliunceóeeeeinlarnsnnncáctttsccpireofeioóiuacoróndnnndocdnefcaeo.rid4giísndLóaaeu-teiannes2----

posibilida dde unp,o""ai,,'i" ' 'dt oisdeeñdai sdeoñroE. al l tme réntooddeocp leánsdiceodceounnsptriotubvl eeumna
nto
il;;;;ilii;l i""g""¡ á"r e si se usa se garantiza que se producen resul-

procedimie geneál tal, qu

t59

I 6 0 L O G I C AC O M B I N A C I O N ACLO N M S I Y L S I CAP. 5

tinavdeosst.i.gsainr -leampboasribgioli,d-acduadneduons e amplía el mé todo clásico es aconsejab le
método alterno que sea más eficient" p"r,
el problemaparticular entre manos.

Lg Rqimerapregunta que debe contestarseantes de pasar por un di-
seño detallado de un circuito combinacional,es si la función éstá dispo_

nible e¡ una pastilla de cI. La mayoríade circuitos MSI se obtienenco-
mercialmente. Estos circuitos realizan funciones digitales específicas
comúnmenteusadasen el diseño de sistemasde compirt"do.r, digit"l".r.
Si no se encuentra un componenteMSI que produ"ca exactamentela
pcfuoannrcapióirnnecfonererpeconercsaiaarrusinao,buMrneSldIaisseencñouamndpocurir¡eecrcutauitsrosS.iSvLoaI deseseteelexpctocreidómenrdafedoarcmmomuelnpaioreinumenpnmoterétsMatonSdtIeo
ya que invariablementedará como resultadouna reducción considerable
de pastillas de CI y de cablesde interconexión.

La primera mitad de este capítulo presenta ejemplos de circuitos
combinacionalesdiseñadospor métodos diferentes á lor pto"edimientos
clásicos. Todos los ejemplosdemuestranla construccióninterna de las
funciones MSI existentes.Así se presentannuevas herramientasde di-
señoy al mismo tiempo se familiariza el lector con las funcionesMSI exis-
tentes. Es muy importante conocerlas funcionesMSI existentesno sola-
mente en el diseñode circuitos combinacionaless, ino también en el diseño
de sistemasde computadoresdigitales más complicados.
ocasionalmentese encuentrancircuitos MSI y LSI que puedenapli-
carse directamenteal diseño y ejecuciónde cualquier ciicuilo combina-
ciona l . Cuatro técnicas de diseño de lógica combinacionalmediante MSI
y LSI se introducen en la segundamitad de este capítulo. Estas técnicas

hacen uso de las propiedadesgeneralesde los decohificadoresm, ultiple-
xores' memorias de programación(RoM) y arregloslógicosp.ogru-rúle,
(PLU). Estos cuatro componentesde cI tiénen u"ngran"nú-.ro á" aplica-
ciones.Su uso en la configuraciónde circuito"
aquí es una de las muchasaplicaciones. "o*bittu"ionales descritos

5 - 2 S U M A D O R P A R A L E L OB I N A R I O

bcsEuíiItfmsi scauoyrmcsuoeanpndosobri¡idtcméodremeedpsiaoleder drotaoessi nnet rtsúertmoepdercueirrcvociisdoubo.i tiDone.anoprsliaaonrsúas,meAdce:ec1rmio0óso1nbs14itn-r 3aayrrfcoi8oor:smn0d0aue1nl a1nesjbeuimmt spapl odueeesddpoeesn-
psc :ior1sc1iuc1iit0óo'npmrcoáudsausncidgeonuinfsi ecba-ai tt gi vdraee.gEaarsnrtuaonnsqepuamerquudeees tsbreai tesunsdaleac ousn.irgeusliuepmnaatredtdoaerbcbl"aoi.t:rmsypudlee" .turo*neual

Suscritoi 4321 Sumador completo
de la Figura 4-S
Arrastre de entrada 0tl0
Sumando 10ll ci
Sumando 00ll
Suma lll0 Ai
Arrastre de salida 00ll
Bi

^T
c,*,

sEc. 5-2 S U M A D O RP A R A L E L OB I N A R I O 1 6 1 u

$

ill

l.l!
*

Los bits Se suman con sumadorescompletos, comenzandocon el bit
menossignificativo (suscrito)para formar el bit de suma y el bit de arras-
tre. Las éntradasy las salidasdel circuito sumadorcompletode la Eigura
4-5 se indican a continuación. El arrastre de entrada C' en la posición
menossignificativadebeser 0. El valor de C,a¡ €n una posiciónsignifica-
tiva dada es el arrastre de salida del sumadorcompleto.Este valor se tras-
fiere al bit de arrastre de entrada del sumador completoque agregalos
bits a una posiciónsignificativa de mayor posicióna Ia izquierda.La suma
de bits es generadaatí, co*ertrando desdela posiciónde la extrema dere-
cha y es Jisponible tan pronto como se genereel bit de arrastre previo

correspondiente.
Lá suma de dos númerosbinarios de n bits, A y B puedengenerarse
de dos maneras:en serieo en paralelo. El método de la suma en serieusa
solamenteun circuito sumadorcompletoy un elementoacumuladorpara
conservarel arrastre de salida generado.El par de bits en A y B se tras-
fiere en serie,uno a la vez a través del solo sumadorcompletopara produ-
cir una cadenade bits salida de Ia suma. El bit de arrastrede salida acu-
mulado de un par de bits se usa como bit de arrastre de entrada para el
siguiente put d-" bits. El método en paralelo usa n circuitos sumadores
cJmpletosy todos los bits de A y B se aplican simultáneamente.El bit de
u.rr.tr. de salida de un sumador completo se conectaal arrastre de en-
trada del sumador completo de la posición siguientea Ia izquierda' Una
vez se hayan generadolos bits de arrastre, los bits de la suma correcta
salen por las salidas de suma de los sumadorescompletos'
lJn sumadorparalelo binario es una función digital que produceuna
en
suma aritmética de dos números binarios en paralelo. Este consiste de
r"iii"aó.é!,-completosconectadosen cascadacon la salida de arrastre

un sumador completo conectadoal arrastre de entrada del siguiente su-

mador completo.
La Figura 5-1 muestra Ia interconexiónde cuatro circuitos sumadores

completos(FA) para dar un sumadorparalelobinario de cuatro bits. Los
rrr*ádo.". de A y los bits sumadoresde B se designan por medio de nú-
meros suscritos de derechaa izquierda con el suscrito 1 denotandoel bit
de más bajo orden. Los arrastrésse conectanen cadenaa través de los
sumadorescompletos.El arrastre de entrada del sumador es C1 y la sa-
lida de arrastre es C5. Las salidas S generanlos bits de suma requeridos.
Cuando el circuito sumador completo de cuatro bits se encapsuladentro
de una pastilla CI tendrá cuatro terminales para un sumando,cuatro ter-
minales para otro sumando,cuatro terminalespara los bits de suma y dos
terminalés para los arrastresde entrada y salida.*

un sumador completode n bits requieren sumadorescompletos.Pue-
de construirsea partir de las CI sumadorescompletosde 4, 2 y 1 bit conec-
tando en cascadavarias pastillas. La salida de arrastre de una pastilla
debeconectarsea la entrada de arrastre de aquella con Ios siguientesbits

de mayor orden.
Los sumadorescompletosde 4 bits son un ejemplotipico de una fun-

ción-MSI. Puedenusarseen muchasaplicacionesque incluyen operaciones
aritméticas. Obsérveseque el diseño de este circuito por medio del mé-

* Un ejemplodeun sumadorcompletode cuatro bits esel CI TTL tipo 74%3.

s3 s2

Figura 5-1 Sumadores completos de 4 bits

todo clásico necesitaría una tabla de verdad con 2e : 512 gn*,¡edq6,ya
que hay nueve-entradas al circuito. Mediante el uso de un método iterativo
de colocar en cascada una función ya conocida se puede obtener una con-
figuración simple y bien organizada.

La aplicación de esta función MSI al diseño de un circuito combina-

cional se demuestra con el siguiente ejemplo:

EJEMPLO 5-I: Diséñese un conversor de código BDC a

e x c e s o3 .

Este circuito fue diseñado en Ia Sección 4-5 por medio del

método clásico. El circuito obtenido de este diseño se muestra en

Ia Figura 4-8 y requiere 11 compuertas. Cuando se ejecuta con

compuertas SSI requiere 3 circuitos integrados y 14 conexiones

internas (sin incluir las conexiones de entrada y de salida). La

inspección de las tablas de verdad revela que el código equiva-

lente de exceso 3 puede obtenerse del código BDC mediante la

suma del binario 0011. Esta suma puede ejecutarse fácilmente

mediante el circuito MSI de sumadores completos de 4 bits mos-

' trado en la Figura 5-2. El dígito BDC se aplica a las entradas A,
las entradas B se colocan a 0011constante. Esto se logra aplican-

do lógica1a 81 y Bz y lógica0aBj,Bty Ct.La lógica1y la

lógica 0 son señales físicas cuyos valores dependen de la clase de

familia de los CI usados. Para los circuitos TTL, lógica 1 equivale

a 3,5 voltios y lógica 0 equivale a tierra. Las salidas S del circuito

darán el código equivalente de exceso 3 del dígito de entrada en

BDC. Esta configuración requiere un CI y 5 conexiones,sin in-

cluir las conexionesde entrada v salida.

Propagación del arrastre

La suma de dos números binarios en paralelo implica que todos los bits de
los sumandos están disponibles para el cálculo al mismo tiempo. Como en
cualquier circuito combinacional, la señal debe propagarse por las com-

t62

Entrada No seusa
BDC
a. L5
Salida de
A2 e x c e s o3

^

^1

¡

Bl

B2

B3

D
- Ll

Figura 5-2 Convertidor de código de BDC a exceso 3

puertasantes que Ia suma de salida correctaesté disponibleen Ios termi-
irte, ¿" salid;. El tiempo de propagacióntotal es igual al retardo de
propagaciónde una compuertatípica multiplicando por el número de nive-
mayor tiempo de propagaciónen un
ies'de c ompuertasen el circuito. El toma el bit de arrastreen propagarse
sumado rparaleloes el tiempo que se adabit de la salida de suma depende
pá, to. , rr*adore. completoÁ.Cbmo c
edd nee leavlrarsal uosmrt rdaeeddloear ,reer asnsttartarreádieaena eseunstvrtaeadleoasr,tfeai lndavoalsleeosrht adabeylaSes,poreol anpmac ueganaltdqeouh.iCaesortenassqti dauéderoeedlsabedIiato
b.;peaá.lnor;etr;ntia.rdt;iaasb;udtnlreSaepc,dirC,3eoe,Cnane,tarnolratascusuoFnatmirvsgevaoíuaClslorlaou.ais,rcbdnsef-eoei1sneñvi.avsLaalatlaaeamdsdsedesoeeunenetsesteehrttnsaaaattdbdrasalaotdeadsoe.AaDesC,sets1aetym'abaAblBpaelslntehiíqef,aaiurnislareactásanlainamnqhlzulaiaslaesauntrssamu,aeqncal pui,ddvreoaaotreilpeS.osPanrrtegéeeryudqsoeituleseaae-ll-

arrastrea través de todoslos estados.
El número de niveles de compuertaspara la propagacióndel arrastre
se puede deducir del circuito del sumadorcompleto.Este circuito es de-
¿ucldo en la Figura 4-5y redibujadoen la Figura 5-3 por conveniencia'
Las variablesde entraday salida usan el suscritoi para denotarun estado
tipico de un sumadorpu.ál"lo. Las señalesen P, y G, llegan a su valor de
esiado estable despuéi de la propagaciónpor sus compuertasrespectivas'
los s u m a d o r e sc o m p l e t o sy depen-
Estas dos señalesio.t a tod os los sumandos.La señal de l arras-
den solamentede los b"itosmd,reneeni tr ada de
tre de entrada,C,, se propagaal arrastrede salida, C¡+t a través de una
y una óompuertaOR, lo cual constituye dosniveles de com-
I compuertaAND cuatro sumadorescompletosen el sumador parale lo, la
p""riu. Si hay
salida de arrastre Cu tendrá 2X4:8 niveles de compuertasdesde C1
hasta Cr. El tiempo d" p.oprgucióntotal en el sumadorseráel tiempo de

t63

Figura 5-3 Circuitosumadocr omplet'

propagación en un sumador medio, más ocho niveles cie : rpuertas. Para
un s.r-aAor paralelo de n bits, hay 2 n niveles de comp.;e:l's para el bit
de arrastre por los cuales se debe propagar.

El tiempo de propagación del arrastre es un fact,-,:.:rnitante de la
velocidad con la cual se suman dos números en paralei, .\unque un su-
mador paraielo, o un circuito convencional, tengan sier:.pre un valor en
sus terminales de salida, las salidas no serán las cor¡ecta. .l no se Ies
da a las señale$ el tiempo suficiente para propagarse a tFa\'trsde las com-
puertas conectadas desde las entradas hasta las salidas. C, mo todas las
operaciones aritrnéticas se ejecutan con sumas Sucesivas.el ttempo com-
piendido durante el proceso de suma es muy crítico. Una sc'iución obvia
para reducir el tiempo de demora de propagación del arrastre es la de usar
compuertas más rápidas con demoras reducidas a pesar de que los circui-
tos hsicos tengan un límite de su capacidad.' Otra solucion es Ia de au-
mentar la complejidad del equipo de tal manera que se reduzca el tiempo
de demora del arrastre.Hay otras técnicas para reducir el tiempo de pro-
pagación del arrastre en un sumador paralelo. La técnica usada más ex-
tensamente emplea el principio de obseruación del arrostre ¡,súerior y se
describe a continuación.

Considérese el circuito del sumador completo mostrado en Ia Figura
5-3. Si se definen dos variables binaias nuevas:

P,: A,@ B,

G,: A,B,

1a suma de salida y el arrastre puede expresarsecomo:

S,:4Oq

C¡*t: Gi + PiCi

C, se llama el arrastre generado"y produce un arrastre de salida cuando
A, y B, son 1 sin tener en cuenta el arrastre de entrada. ,f se llama el
arrastre propagado ya que es el término asociado con la propagación de
C, hastaC,*1.

Se escribe la función de Boole para la salida de arrastre de cada esta-
do y se sustituye para cada C, su valor a partir de las ecuacionesprevias:

t64

Figura 5'4 Diagrama lógico del generador del bit de arrastre [nsterror

Cz: Gt + PtCl
Ct: Gz+ P2C2: Gz* Pz(Gt + P,C,) : G2+ P2Gt+ PzPtCl
C q : G t + P 3 C 3 : G t I P 3 G 2+ P 3 P 2 G :+ P 3 P z P t C l

Como las funciones de Boole para cada arrastre de salida se expresan en
suma de productos, cada fun¿ión debe ser configurada con un nivel de
compuerta; AND seguidas de una compuerta OR (o mediante dos niveles de
NAND). Las tres fiinciones de Boole para C2, Ct Y Ca se configuran con
arrastre primario mostrado en la Figura 5-4. Nótese que
el generador del esperar u C, y C2 para propagarse; de hecho C', se pro-
Ca no tiene que

paga al mismo tiemPo que C:¿Y C;.*
La construcción de un sumador en paralelo de 4 bits con un arrastre
posterior se muestra en la Figura 5-5. cada salida de suma requiere dos
compuertas OR-exclusivas. La salida de la primera OR-exclusiva genera la
vari;ble 4 y la compuerta AND genera la variable G¡. Todas las P y G se
generan en ios .riueies de compuértas. Los arrastres se propagan a través

*Un generador de arrastre posterior es el CI tipo 74782. Se c-ompone de compuertas
AND-OR ilnvertida. Tiene también dos salidas para generar Cs : G + PC t.

t65

Generador
de bit de

D arrastre
posterior

^2

Figura 5-5 sumadores completos de 4 bits con bit de arrastre posterior

del generadorde arrastre posterior (similar al de la Figura b-4) y se apli-
can como entradas a una segunda compuerta oR-exclúsiva. Despué, q,r"
las señales P y G se establezcan a sus valores de estado estable, ioao, io,
arrastres de salida se generarán después de una demora de dos niveles de
compuertas. Así, las salidas s2 hasta sn tienen iguales tiempos de de_
mora de propagación. El circuito de dos niveles pará el arrastré de salida
c'' no se demuestra en Ia Figura b-4. Este circulto puede derivarse fácil-
mente por el método de ecuación sustitución como ie hizo anteriormente
(ver Problema 5-4).

5 - 3 S U M A D O RD E C I M A L

!.u. computadores o calculadoras que realizan operaciones aritméticas
directamente en el sistema de números decimales representan números
decimales en la forma de binarios codificados. un sumador para tal com-

t€6

sEc.5-3 S U M A D O RD E C I M A L 1 6 7

putador debe usar circuitos aritméticos que aceptan números decimales
codificados y presentan resultados en el código aceptado. Para suma bi-
naria, fue suficiente considerar un par de bits significativos al tiempo'
conjuntamente con el arrastre anterior. Un sumador decimal requiere un
mínimo de nueve entradas y cinco salidas, ya que se requierencuatro bits
para codificar cada dígito decimal y el circuito debe tener un arrastre de

entrada y uno de salida. Por supuesto,hay una gran variedad de circuitos
de suma decimal que dependen del código usado para representar los dí-

gitos decimales.
El diseño de un circuito combinacional de nueve entradas y cinco sa-

Iidas por el método clásico requiereuna tabla de verdad con 2e:512 entra-
das. La mayoría de las combinaciones de entrada son condiciones de no
importa, ya que cada entrada de código binario tiene seis combinaciones
que son válidas. Las funciones de Boole simplificadas por el circuito pue-
den obtenerse por un método de tabulado generado por un computador y el
resultado podría ser probablemente una conexión de compuertas formando
un patrón irregular. Un procedimiento alterno, es sumar los números con
circuitos sumadores completos, teniendo en cuenta el hecho de que no se
usan seis combinaciones en cada entrada de 4 bits. La salida debe ser
modificada de tal manera que solamente aquellas combinacionesbinarias,

válidas del código decimal, se generen.

Sumador BDC

ConsidéreseIa suma aritmética de dos dígitos decimales en BDC, con un
arrastre posible de un estado anterior. Como cada dígito de entrada no
excedea lá suma de salida no puede ser mayor que 9+9+1:19, siendo
el 1 en la suma, el arrastre de salida. Al suponer que se aplican dos dígitos
BDC a un sumador binario de 4 bits, el sumador formará la suma enbina'
rio y producirá un resultado que puede variar entre 0 y 19. Estos números
d e c i " m a l e ss e l i s t a n e n l a T a b l a 5 - 1 y s e m a r c a n c o n s í m b o l o s K , Z * , Z r ,
Z¿ y 2,. K es el arrastre y los s\scritos bajo la Ietra Z representan los
pÁ* s,' 4, 2 y 1 que deben ser asignados a los cuatro bits en el códig<r
blC. La primera óolumna en Ia tabla Iista las sumas binarias a medida
que aparec;n en las salidas de un sumador binarío de 4 bits. La suma de
salida de dos dígítos decimales debe representarse en BDC y debe apa-
recer en la forma listada en la segunda columna de la tabla. El problema
es encontrar una regla simple por medio de la cual el número binario en la
primera columna puede convertirse a la correcta representación de dígi-
tos BDC del número en la segunda columna.

Al examinar el contenido de la tabla, es aparente que cuando la suma
binaria sea ig¡al o menor que 1001, el correspondiente número BDC es
idéntico y por tanto no se necesita conversión. Cuando el número binarir,r
es mayor que 1001se obtiene una representaciónBDC no válida. La suma
d e l b i n a r i o 6 ( 0 1 1 0 )a I a s u m a b i n a r i a I o c o n v i e r t e a l a r e p r e s e n t a c i ó nB D C
correcta y también produce el arrastre de salida requerido.

El circuito lógico que detecta Ia corrección necesaria puede derivarse
de las entradas de la tabla. Es obvio que se necesita una corrección cuando

1 6 8 L O G I C AC O M B I N A C I O N ACLO N M S I Y L S I CAP.5

Ia suma binaria tiene un arrastrede salida K:1. Las otras seiscombina-

ciones desde 1010 hasta 1111 que necesitan una corrección tienen un 1 en
la.posiciónzr. Para distinguirlosdel númerobinario 1000y 1001que tam-
bi é n tienenun 1 e n la_p o s i c i ó nz r ,
zt debentene ru n 1. La condición se especificarmá ás adóla n t e[ ue z, ó
para que una correccióny un anastre
de salida pueda ser expresadapor *.dio d. u.,u función de Boole:

C : K + Z B Z 4 +Z 8 Z 2

cuandoc: l, es necesarioagregar0110a Ia sumabinariay suministrarun I
arrastre de salida a Ia siguienteetapa.

Tabla 5-1 Deducciónde un sumadorBDC

Suma binaria S u m aB D C Decimal

K z8 z4 z2 z l C ,s8 s4 s2 ,sr

0' 0 0 0 0 00000 0 0
00001 I
00 0 0 I 00010 0 I
00011 I
0U 0 I 0 00100 0 2
00101 I
00 0 I I 00110 0 A
00lll I
00 I 0 0 01000 0 5
01001 I 6
00 I 0 I 7
r000 8
00 I I0 r000 9

00 I I I l00l r0
l00l
0I 0 0 0 l0l0 ll
l0l0 t2
0I 00 I l0ll l3
I l0tl l4
l5
0 0 l0 rl00 ló
1100 t7
0 0 ll l8
l9
0 00
0 0l

0 r0
0 rl

I 0 0 00

I 0 0 0l
I 0 0 t0

I 0 0 ll

lJn sumador BD.c. es un circuito que agrega dos dígitos BDC en para-
lelo y produce un dígito suma en BDC. unsrimador gbc dene incluir Ia
corrección lógica en su construcción interna. para agregar0110 en la suma
binaria, se usa un segundo sumador binario de 4 bils óo*o ." muesrra en
la Figura 5-6. Los dos dígitos decimales, conjuntamente con un arrastre
de entrada, se agregan primero en el
para producir la suma binaria. cuando sumadoi binario de 4 bits superior
el arrastre de salida es igual u
n o s e a g r e g a n a d a a l a s u m a b i n a r i a . c u a n d o e s i g u a l a 1 s e a g r e g a e"lub. oi -,
nario 0110 a la suma binaria por medio del sumadór binario de ? bits lnre_

Sumando Sumando n
I
!

' ,1

Salida de Sumador binario de 4 bits Entrada
arrastre 28 24 22 zl de arrastre

Bit de
arrastre
desaiida

Sumador binario de4 bits

l'igura 5-6 Diagramade bloquede un sumadoBr DC

rior. El arrastre de salida generado a partir del sumador binario superior
puede ignorarse porque Ju ü i"ro.-ación ya disponible en el terminal de

asmdmsi oerieat.áraacdsosuooEbtt.crrtorlreioreudeessrrondttucdaseremc"essisl,eaó4oaundsnlpbniocdoiucrtaassnusBt.baueDuetmr.ri.iCn.ooa.""r,d"e-"spu,o"siuu"tr.om"efEMpudalaneúSdcsSocIcitritóorie.Bncl-nslusDaiMcttsCrPoouSsamilIrrsi.pnassuyleciemnlJatcuaoealoycdssmnaeotnybrrtzelraopeaesrsasrsgcrtcoaeoCdim,erIcelc'mapiulrusCocicteuruaooarimdstt¡saoraaesndduceeppcnocuaiorpóeerBrnasddoaDeeplnraCaioologoplsónastpieecmsa]iccóurie-1an--

zarsedentro de una Pastilla de CI' n dígitos decimales necesita
salida de una etapa debe co-
Un sumador paralelo decimal que suma
á" rrrrrru'doresBDC. El arrastre de
"ne"ctt;a;;rtse al arrastre de entrada de la siguiente etapa de mayor orden'

*El CI TTL tipo 82583esuna sumadoBr DC'

169

5 _ 4 C O M P A R A D ODRE M A G N I T U D E S

Aer'r-""s':¿.cdp,r¿eeB. ntc,ee::ió-ifr:ti-mcArpmdaia<penar8osa-ar\.suc'oumnrrsoqecndmudie€iraoc'dgumdoniesetiotnnturcúoedormsemqesvurbraeeoirrnisoaaeatbsicigvluieuóansansabl.aBiaonl_ipaoqrerte-irrau.osaos.uc-nlripuúótáuámnq-lduieu"olJrdeooi;Ld*.,U,eLtt-ne"c.rccoomousmmia,npnpaadsaroiraaAuAcdni>oóynrnBdsúB.,e_e

rdpeteannrl.trtateeEg,tbl acuicbo0l ailmrnarcidodudueaietsdfovi.dneLperiaaddssrag$oadfsuucyp"noeJscmec"i oprhvn,aJauer,reuasr,rn"rdvldieucgom.iisrt.auc"niyupeúicstmoooq-emcmrurooepemslpiddcpoiaeasoddrenaoeeadnubuouinnttrnsippeaturniro.eeeucncgneeiue:dr2rai2t3mra,i.dceipaeanodnntriratntaoiolhddgt reaaoa-ds_

iltlltlsr0it0utt¡tlosnu¿tr*á,,i"nt"l;lu;[;;;; J ;;;;;;;l;mscuppqiinauredaoareénnabtreEpeelereeeslssalmrpe:sdadeaolelicosgnsiseofaliioñrcnpssioatúaemndumrasúoneeimgrcuecoeuonsosrmenoucnApjsoun.amnaeSrytanpeoaraB-poi.rrlfrraauidicndssceaiotatmndrorcaaaidsródg"áeirnegnrnmi.édptriusofaiairdtgc"s:eeoeanosrmctis.tit,vuéra4nldetoáor"da"dddsítceJog;iv;urit4"daa."seslrbep^,dáis.dytutese"cd".eeidutea"so' nrcs-druaríno"rb"úunuamtlsnoaseeoralsoolruiqsgsgcu.uoiceóicreoinoutnemnstfae_iao-l

A : A,A,A,Ao
B : BrB2BrBo

[niddXgúoou"msnTadelnleerúosmcsd,aeeesdrsoaobndsistebussicsnoicpanr rursiitieoigo-dsu4eda1relo.e:*slspedprstéír:iga. u.i tt,.oor.e"sápiorsrs:oe"l ónsÉtge,j1oincrót-apam0u,u.eny" n,Aorttead:deerceBornloantúscmuiydóneíngaAr oidotsofe:us.sri8gridugcuein.aórilnfdni cCaúdadmuet iaepvenraooqdrs.uaoiLsvcloooaans-s_

x, : A,B,+ A'iB,¡ i : 0, 1,2,3

donde x¡:l solamentesi el par de bits en la posición l son iguareses decir
si ambos son unos o ceros.

pdcscroaíioomndnAdbuaLiocclaylieoópBinuo(gAnrusda:aroerlondfBeipag)idedg.uiruoaaEdardcesdlieetóasadndu;o,nvAsdaatNeonr iDdúvlaoaambsrdelcieaerolabobntslsiotenrdAa,arab.ralsiyionraialaBaserlsli"sea.sáv.iegaaui;¡ieg:nia;aud;lsbüaiaacl;lealis1aa:eas0ni.ql.upo";;inas'ir?nac;r;úiurmqlcd"uu,eeeirtsooiegsxancdisaoe1tma.ceobnEenitsnsrtaateoa__l

(A:B):xrxrxrxo

la variable binaria (A -- B) es igual a 1 solamente si todos los pares de dí-
gitos de los dos números son izuáles.

ni t Para determinar si A es mlyor o menor.qug_B se inspeccionan las mag_
la udes relativas de.lo s pu. ".. á" dígitos significativ o, clesde
posición significativa arta.
más siios dostígiñr"" i g" o" "-i""rrr,r " nsdeoc o m p a r a

t70

sEc. 5-5 D E C O D I F I C A D O R E SI 7 1 F
it
I el siguiente par de dígitos siguientes menos significativos. Esta compara-
I
ción continúa hasta que se encuentre un par de dígitos desiguales. Si el il
i
correspondiente dígito de A es 1 y el de B es 0, se concluye que A > B. Si
el correspondientedígito de A es 0 y el de B es 1 se tiene que A 18. La i.

comparación secuencial puede expresarselógicamente por las dos siguien- ¡l

tes funciones de Boole: l.

(A > B): 4Éi * xrArB'r* xrxrArB', * x3xrxrAsB', I
( A < B ) : A ' z B t I x l A ' r B 2 r x ' r x r A 'r B , * x r x r x r A ' o B o
il
I los símbolos(A > B) y (A < B) son variablesde salida binarias que son ig'tra-
les a 1 cuandoA> B ó A < B respectivamente. D
La ejecución con compuertas de las tres variables de salida derivadas
es más simple de lo que pareceya que tiene cierta cantidad de repetición. ñ
Las salidas "desiguales" pueden usar las mismas compuertas que se ne-
cesitan para generar una salida "igual". EI diagrama lógico del compara-
dor de magnitud de 4 bits se muestra en Ia Figura 5-i.* Las cuatro ¡ de
salida se generancon circuitos de equivalencia (NOR-exclusiva) y se apli-
can a una compuerta AND para dar la variable binaria de salida (A:B).

t Las otras dos salidas usan las variables f para generar las f'unciones de
Boole listadas a continuación. Esta es una configuración de multinivel y
como se puede ver tiene un patrón regular. El procedimiento para obtener

circuitos comparadores de magnitud para números binarios de más de
cuatro bits debe ser obvio para este ejemplo. EI mismo circuito puede

usarsepara comparar las magnitudes relativas de dos dígitos BDC.

5-5 DECODIFICADORES

Cantidadesdiscretasde informaciónse presentanen sistemasdigitales

con códigos binarios. Un código binario de n bits es capaz de representar
hasta 2" elementos dif'erentesde información codilicada. Un decodífica-
dor es un circuito combinacional que convierte Ia información binaria de
n líneas de entrada a un máximo de 2n líneas únicas de salida. Si la in-
formación decodificada de n bits tiene combinacionesno usadas o de no
importa, la salida del decodificadortendrá menos de 2' salidas.

Los decodificadores presentados aquí se llaman decodificadores en
línea de n a m. En donde m12". Su propósitoes genetar2" (o menos)
términos mínimos de n variables de entrada. EI nombre decodificadorse
usa conjuntamente con cierto tipo de convertidoresde código tal como el
decodificadorBDC a siete segmentos(ver Problema 4-l4l'

Como ejemplo, considérese el circuito decodificador en línea de 3 a 8
de la Figura 5-8. Las tres entradas se decodifican en ocho salidas y cada
salida representa uno de los términos mínimos de las variables de 3 en-
tradas. Los tres inversores generan el complemento de las entradas y cada
una de las ocho compuertas AND generan uno de los términos mínimos. Una

*El TTL tipo 7485 en un comparador de magnitud de 4 bits. Tiene tres entradas más
para conectar los comparadoresen cascada (ver Problema 5-14).

Figura b-Z Comparador de magnitudes de 4 bits

aplicación particular de este decodificador sería una conversión binaria
a octal. Las variables de entrada podrían representar un número binario
y las salidas représentarían los ocho dígitos en el sistema de numeración
octal. Sin embargo un decodificador en línea de 3 a 8 puede ser usado para
decodificar cualquier código de 3 bits para genera. ocho salidas, unu para
cada elemento del código.

La operación del decodificador será clasificada más adelante a partir
de las relaciones de entrada salida listadas en la Tabla 5-2. obsérvese

172

Do - ' r:'

Figura b-8 Decodificador en línea de 3 a g

Tabla b-2 Tabla de ve¡dad del decodificador de línea
de3a8

Entradas

x y z Do Dt D2 D3 D4 Ds D6 D1

000 10000000
01000000
001 00100000
00010000
010 00001000
0l I 00000100
r 00 00000010
l0l 00000001
r l0
I ll

173

I 7 4 L O G I c Ac o M B I N A C I o N A Lc o N M S I Y L S I CAP. 5

que las variables de salida son mutuamente exclusivas ya que solamente
una de las salidas es igual a 1 en cualquier momento. La línea de salida
cuyo valor corresponde a 1 representa el término mínimo equivalente al
número binario que se presenta en las líneas de entrada.*

EJEMPLO 5-2.. Diseñar un decodificador BDC a decimal.
Los elementos de información en este caso son los diez dígitos
decimales representadospor el código BDC. El código en sí mismo
tiene cuatro bits, por tanto, el decodificadordeberíatener cuatro
entradas para aceptar el dígito codificado y las diez salidas para
cada uno de los dígitos decimales. Esto dará un decodificador de
4 a l0líneas de BDC a decimal.

No es necesario diseñar este decodificador ya que se puede
encontrar en la forma de cI como una función MSI. De todas ma-
neras se va a diseñar por dos razones: primero dará un conoci-
miento de Io que se debe esperar de tal fünción MSI; segundo,
esto constituye un buen ejemplo para mostrar las consecuencias
prácticas de las condicionesde no imoorta.

como el circuito tiene diez saúdas, sería necesario dibuiar
diez mapas para simplificar cada una de las funciones de sariáa.
Hay seis funciones de no importa que deben considerarse para la
simplificación de cada una de las funciones de salida. En vez de
dibujar diez mapas, se dibujará solamente un mapa y se escribi-
rán cada una de las variables de salida D,, hasta D". dentro de
su cuadrado de término mínimo, de la manera mostrada en la Fi-
gura 5-9. Hay seis combinaciones de entrada que nunca ocurren
de tal manera que se marcan los cuadradosde ios términos míni-
mos correspondientes con X.

Es responsabilidaddel diseñador decidir cómo tratar las con-
diciones de no importa. se asume que ha decidido usarlas de tal
nanera que se simplifican las funciones al número mínimo de

,l

_]:

on nl rr rn

ll\

D , , D l D \ D2

"t,, i.0t D4 D\ D1 Db
X XX X
Dr D e X X

Y

Figura 5-9 Mapa para simplificar un decodificador BDC a decimal
lEl CI tipo 74138 es un decodificador en línea de 3 a 8. Se construye con compuerras
NAND. Las salidas son los compleme¡rtos de los valores mostrados en la Tatla b-2.

I SEC.5-5 D E C O D I F I C A D O R E SI 7 5

I literales. D¡ Y Dt no pueden combinarse con ningún térmrno
mínimo de no importa. D2 puede combinarsecon el término míni-
I mo m r,, de no imPorta Para dar:

I Dz: x'Yz'

E1 cuadrado con D,, puede combinarse con otros tres cuadrados

de no importa para dar:

Ds: wz

Usando los términos de no importa para las otras salidas, se ob-
tiene el circuito mostrado en ia Figura 5-10. De esta manera los
tárminosdenoimportacausanunareducciónenelnúmerode
entradas en Ia mayoría de las compuertas AND'
un diseñador cuidadoso debería investigar el efecto de la minimiza-
ción anterior. A pesar de que bajo las condicionesde operaciónnormal las
seis combinacionósinválidas nunca ocurren. ¿Qué pasaríasi hay una falla
y ocurren? un análisis del circuito de la Figura 5-10 muestra que las seis
combinaciones no válidas de entrada producirán las salidas listadas en
la Tabla 5-3. El lector puede mirar la tabla y decidir si ei diseño es buencr
o malo.

Do: w'r' )":''
D| : w'x'Y'i
Dr: r'Y:,'
Dl:x')z

DB: t ''

I

Figura 5-1O Decodificador BDC a decimal

Tabla 5-3 Tabla parcial de ve¡dad para el circuito de la Fizura 5-10

Entradas Salidas

wxyz Do Dt D2 D3 D4 D5 D6 D7 D8 Ds

0 0010000010
I 0001000001
0 0000100010
I 0000010001
0 0000001010
I 0000000101

otra decisión de diseño razonable podría ser el hacer todas las sali-
das iguales a 0 cuando ocurre una combinación de entrada no válida.* Es-
to requeriría díez compuertas AND de cuatro entradas. Se deben considerar
otras posibilidades pero de todas maneras no se deben tratar las condicio-
nes de no importa indiscriminadamente, sino que se debe tratar de inves-
tigar su efecto una vez que el circuito esté en operación.

Configuración de circuitos con lógica combinacional

un decodificador produce 2" términos mínimos de n variables de entrada.
Como cualquier función de Boole puede expresarse en suma de términos
mínimos en la forma canónica, se puede usar un decodificador para gene-
rar los té¡minos mínimos y una compuerta oR externa para formár la Juma.
De esta manera cualquier circuito combinacional con n entradas y m sa-
lidas puede configurarse con un decodificador en línea de n a 2n y m com_
puertas OR.

El procedimiento para configurar un circuito combinacional por medio
4", r1 codificador y compuertas oR requiere que las funciones de Boole
del circuito se expresen en suma de términos mínimos. Esta forma puede
obtenerse fácilmente de la tabla de verdad o por expansión de las funcio-
nes a su suma de términos mínimos (ver Sección 2-b). Luego se escogeun
decodificador que genere todos los términos mínimos de las n variables de
ent¡ada. Las entradas a cada compuerta oR se seleccionan de las salidas
del decodificador de acuerdo a la lista de términos mínimos en cada función.

EJEMPLO 5-J: construir un circuito sumador completo
con un decodificador y dos compuertas OR.

De la tabla de verdad del sumador completo (sección 4-3) se
obtienen las funciones para este circuito combinacional en suma
de términos mínimos:

S(",.y,z) : >(1,2,4,i)
C ( * ,y , z , ): ) ( 3 , 5 ,6 , 7 )

* El CI tipo 7442 es un decodificador BDC a decimal. Las salidas seleccionadasestán
en el estado de 0 y todas las combinaciones inválidas darán una salida de solo unos.

176

ig
'i rqt

$

rl

decofificador

-' 3x I

Figura 5-11 Configuración de un sumador completo a partir de un decodificador

Como hay tres entradas y un total de ocho términos mínimos se
necesitaun decodificadoren línea de 3 a 8. Su ejecuciónse mues-
tra en Ia Figura 5-11. El decodificador genera los ocho términos
mínimos de x, y, z. La compuerta OR para la salida S forma Ia suma
de los términos mínimos 1,2, 4 y 7. La compuerta OR para la salida
C forma la suma de los términos mínimos 3, 5, 6 y'7.

Una función con una lista Iarga de términos mínimos requiereuna
compuerta OR con un gran número de entradas. Una función F que tiene
una lista de ft términos mínimos puede expresarseen fbrma de complemen-
to F con 2" -k términos mínimos. Si ei número de términos mínimos de una
función es mayor que 2"/2 entonces F' puede expresarsecon menores tér-
minos mínimos que los que necesita F. En tal caso,es ventajosousar una
compuerta NOR para sumar los términos mínimos de F'. La salida de un¿
compuerta NOR generauna salida normal F.

El método del decodificador se puede usar para eiecutar cualquier
circuito combinacional. Sin embargo su realización se debe comparar con
otras configuraciones posibles para determinar la mejor solución. En aigu-
nos casos este método podría dar la mejor combinación, especialmente si
Ios circuitos combinacionales tienen muchas salñdasy si cada funció' de
salida (o su complemento) se expresa con una pequeña cantidad de tér-
minos mínimos.

Demultiplexores

Algunos CI se construyen con compuertas NAND. Como una compuerta
NAND produce una operación AND con una salida invertida, es más eco-
nómico generar los términos mínimos del decodificador en su forma comple-
mentada. La mayoría si no todos los CI decodificadores,incluyen una o más
entradas de actiuqcídn (enable), para controlar la operación del circuito.
Un decodificador en línea de 2 a 4 con una entrada de activación y construi-
do con compuertas NAND se muestra en la Figura 5-12. Todas las sali-
das son iguales a 1 si la entrada de activación E es 1, no importando los
valores de las entradas A v B.Cuando la entrada de activación es igual a

177

(a) Diagrama lógico. (b) Tabla de verdad

Figura 5-12 Un decodificador de línea 2 a 4 con ent¡ada activadora (E)

0, el circuito opera como decodificador con salidas complementadas. La
tabla de verdad lista estas condiciones. Las X debajo de A y B son condi-
ciones de no importa. La operación normal del decodificador ocurre sola-
mente con E:0 y las salidas se seleccionancuando su estadoes 0.

El diagrama de bloque del decodificador se muestra en la Figura
5-13(a). El circuito pequeño en la entrada E indica que el decodificador
se activa cuando E:0. El pequeño círculo a la salida indica que todas

Ias salidas están complementadas.
Un decodificador con una entrada de habilitación puede f'uncionar

como demultiplexor. IJn demultipLexor es un circuito que recibe informa-
ción por una sola línea y trasmite esta información en una de las 2" líneas
posibles de salida. La selección de una línea de salida específica se con-
trola por los valores de los bits de n líneas de selección. El decodificador
de Ia Figura 5-12 puede funcionar como demultiplexor si la línea E se toma
como línea de entrada de datos y las líneas A y B como líneas de selección
tal como se muestra en Ia Figura 5-13(b). La sola variable de entrada E

decodificador Do demultiplexor Do
2x4 Dl Dl
D2 2x4
D3 u2
t)-

E Selección
Act ivación (b) Demultiplexor

(a) Decodificador con activado¡

Figura 5-13 Diagramas de bloque para el circuito de la Figura5-12
178

I

-:a
,i

sEc.5-5 D E C O D I F I C A D O R E SI 7 9

tiene un camino a todas las salidas, pero la información de entrada se diri-
ge solamente a una de las líneas de salida de acuerdo al valor binario de
las dos líneas de selecciónA y B.Esto puede verificarsede la tabla de este
circuito mostrada en la Figura 5-12(b), Por ejemplo si la selección de las
líneasAB: I0 la salida D2 tendrá el mismo valor que Ia entrada E, mien-
t r a s q u e l a s o t r a s s a l i d a s s e m a n t i e n e n e n 1 . C o m o l a s o p e r a c i o n e sd e c o -
dificador y demultiplexor se obtienen del mismo circuito, un decodificador

con una entrada de activación se Ilama un decodít'icador/demultiplexor.
Es la entrada de activación la que hace al circuito un demutiplexor; el de-
codificador de por sí puede usai-corripüertas AND, NAND y NOR.

Los circuitos decodificador,/demultiplexor pueden conectarse con-
juntamente para formar un circuito decodificador mayor. La Figura 5-14

muestra dos decodificadores de 3 x 8 con entradas activadoras conectadas
para formar un decodificador de 4 x 16. Cuando w :0, el decodificador

superior se habilita y el otro se inhabilita. Las salidas del decodificador
inferior son todas ceros y las ocho salidas superiores generan los términos
m í n i m o s 0 C C 0a 0 1 1 1 . C u a n d o u : 1 s e i n v i e r t e n l a s c o n d i c i o n e s d e h a b i l i -
tación; el decodificador inferior genera los términos mínimos 1000a 1111,
mientras que las salidas del decodificador superior son todas ceros. Este
ejemplo demuestra la utilidad de las entradas activadoras de los CI. En
general, Ias líneas activadoras son una característica conveniente para

conectar dos o más CI con el propósito de expandir la función digital a una
función similar con más entradas y salidas.

Figura 5-14 Un decodificador de 4X16 const¡uido con dos decodificadoresde 3x8

Codificadores
lJn codificador es una función digital que produce una operación inversa
a Ia del decodificador. Un codificador tiene 2" (o menos) líneas de entrada
v n líneas de salida. Las líneas de salida generan el código binario para las

I 8 0 L o G I c A c o M B I N A C I o N A Lc o N M S I Y L S I CAP. 5

nicsblidnpnF2mleaiaaa.dnpitcrlgspsrriioagiadcuvaos'rmadaarrecaEaeercrpaddlisosear5odseeter'lba-saaLrtr1eelhslatdueisasdróednsím.psiaglcoEsoodahiiocntldneldocoRriaeddeeecásne;iaoorpebelnooaydacanltqass,¡tinjtpufaba"escoia:sedc.leicoEeraaaatlthrlossápid.idrodtp-bduoUee4adatdaern-i5n,oíresesdbga:ecene6liileatntr-aeáorr"ojsaeóeooslttsrmaaesrriayzrdrabmon-rp.ífltbltitgla.brvrd.roiiuüaieeinetédyddósorabn"eseatserl.eeociaosvcouasssonrecuengientcoraqdafardoa;ecísncsla;gn,eogooód.distsntadnlpo;ooJi2p;insactf"s"",uiotdidce8;c"eoedoe"-r,auuc;r6oard;t.ton;;sa,sao;;sa.;osólrLlreaÁ,stnos7cslsoeRao.derlen,mLei"seednueatunrceeattcsuerutnntarcamystaúaadl¡ataimbdáarsdasa_dasonaese4as.ierpsnnu.¡o,neuaLstngbraoneoraualiaannass_-_

cttntaeirooasnneedt.csEi¡aeol2pm-ndc8eueb":eosinno{di2giafebsicinmc6ieipoacfrondioircgteomaasru.tebdiaeninolN_nla.ae1.ócn.iFto1eesingisneguesncqrdaiuufei5a.c-laeé1qdnl5utocari.aeisLrdu;-aciarmlsu;;peio"toq;to."ruti;abie;esi*;sá#.cvo.vfeol¡#ao¡msrimvc"lb¡Tirheáirn:qn-oüu.a;t"¡;;ect!riu";i;on;n;a.e=olsísc'n;oh"enoJaicddloiee]n,eednsi-_j

5fslmepeccaice-nlrnoe4rairtttdyoánarrd(aiaravfboLoi1iddedclrola0a,qaraase1uPddd-cdnpeopercoestoarooonserbvpqrdneaueqlcruiceipfnaruooeeimduscedrsansieeasaidDedfúgdid5ia"cmueaode-d.a2rnme¡ne.a.et1*ccrib.rAs)euoroq.od'snEensuseíenss'c,eDstttoeorceruzsdaunrssroiiiryetftrll"eioacancDrmoa-átmulsdTidacepyiaoianfosloifm"byctoor.eláoanera(emrdlFnapl5ocópitargero-grlle4uoiídniocnsc,rr"orearisaidee¡dai"1rasi5sa;lc-tddp;-adas;o1ue;ib.m;m5pe"cll""be)rstpru-iorctoundal"letieroiaáfniuredabntnsdraal;e-é.e"ssdian"nromuueetpRe¿msne*o."drcrnder-uueletaEráeesosdmlll"a,unasjae"átptu-ilTsraspuasaaao;eccanulboisrlndldteidtataaaoenoi-,

x: D¿i Dtl D6rD|

t : D2i_D'* Dul O,

z: D1lDrl D5l D,

Figura 5_lb Codificador octal a bina¡io
'Por eiem¡rlo el CI tipo 24149.

Tabla 5-4 Tabla de verdad de codificador octal a binario

Do Dl Entradas
D2 D3 D4 Ds D6 D.l

10000 0 00 0 00
01000 0 00 0 0l
00100 0 00 0 l0
00010 0 00 0 ll
00001 0 00
00000 I 00 00
00000 0 l0 0l
0 0l l0
1 00000 ll

5-6 MULTIPLEXORES

Multiplexar significa trasmitir una gran cantidad de unidadesde infor-
mació; por un nú*e.o pequeñode canaleso líneas.IJn.multiplexor digitaL
es un circuito combinacionalque seleccionainformación binaria de una

t de muchas líneasde entrada pára dirigirla a una sola línea de salida. La
selecciónde una línea de entrada en particular es controladapor un con-
junto de líneas de selección.Normalmente hay 2" Iíneasde entrada y n
iín"u, de seleccióncuyas combinacionesde bits determinan cuál entrada

seselecciona.
un multiplexor de 4 líneasa I línease muestraen la Figura 5-16.cada
una de las cúatro líneasde entrada Io a Ir, se aplican a una entrada de
una compuertaAND. Las líneas de selecciónsr Y s6 se decodificanpara
seleccionáruna compuerta AND en particular. La tabla de función en la fi-
gura lista el camino de entrada a salida para cada comiinación posible de
tit* d. las líneasde selección.Cuandoesta función MSI seusa en el diseño
de un sistema digital ésta se representaen la forma de diagrama de bloque
como se muestra en la Figura 5-16(c).Para demostrarla operacióndel cir-
cuito' considéreseel caso cuando srso:10' La compuertaAND asociada
con la entrada 12 tiene dos de sus entradas igualesa 1 y una tercera entra-
da conectada a 12.Las otras tres compuertas AND tienen al menos una
entrada igual a 0 lo cual hacesu salida igual a 0. La salida de la compuerta
igual al valor de /2 generandoasí un camino de la entrada
OR es
seleccio"ñnoatd" aala salida. Un multiplexor se llama también un selectorde
datosya que seleccionauna de muchas entradas y guía la información bi-

naria a la línea de salida.
Las compuertasAND y los inversoresen un multiplexor se asemejana

un circuito decodificadory sin embargoellos decodifican las lineas de selec-

ción de entrada. En"general,un multiplexor de 2" a I Iínease construye
con un decodificador de n a 2" agregándolé2" líneas de entrada, cada una
para cada compuerta AND. Las salidas de las compuertasAND se aplican

,rttu sola compuerta OR para generaruna salida de 1 línea. El tamaño del
"multiplexor seLspecifica por el número 2" de sus líneas de entrada y de la

t8l

Entradas Salida

Y
Selección

(c ) Diagrama de bloque

(a) Diagrama lógico (b ) Tabla de funcion

Figura b-16 Un multiplexor en línea de 4 a 1

sola línea de salida, implicando así que contiene n líneas de selección. un
multiplexor es a menudo abreviado como MUX.

como en los decodificadores, los cI m*ltiplexores pueden tener una
entrada de activación para controrar Ia o-pbeinraacriióon de la unidad. cuando la
entrada de activación esté en un estado
dado, Ias salidas se inha_
bilitan o cuando está en el otro estado (el estado de habilitación) er cir-
cuito funciona como un multiplexor normal. La entrada de habilitación o
activación (algunas veces llamada strobe) puede ser usada para expandir
dos o más cI multiplexores a un murtiplexor digitar co" .r., g."r, número
de entradas.

En algunos casos se encapsulan dos o más multiplexores dentro de
un cI. Las entradas de seleccióny activación en los cI de múltiple unidad
pueden ser comunes a todos los multiplexores. como ilustración se mues_
tra en la Figura 5-17* un cI multiplexor cuádruplede 2líneas a 1línea.
Este tiene cuatro multiplexores cada uno de los cuales puede seleccionar
una de dos líneas de entrada. La salida y, puede ser seleccionadapara
s - e ri g u a l a A t ó B r . D e m a n e r a s i m i r a r , l a s a i i d a y , p o d r í a t e n e r e r v a l o r
de á... ó B¿ y así sucesivamente.una línea de seleccián de entrada, s, es
suficiente para seleccionaruna de dos líneas en todos los cuatro multiple_
xores. La entrada de control E habilita los multiplexores en el estado0 y
los inhabilita en el estado 1. Aunque ei circuito contiene cuatro multiple_
xores se podría pensar que es un circuito que selecciona una en un pui d"

* Este es similar al circuito integrado tipo 74157.

182

Tabla de lunción

É's SalidaY

l x todo 0
0 0 s e l e c c i ó nA
0 l selecciónE

s

( s e l e c c i ó n)

L
(habilita)

Figura 5-17 Multiplexores cuádruples en linea de 2 a I

4 líneas de entrada. Como se ve en la tabla de la función, la unidad se
seleccionacuando E:0. Entonces, si S:0 las cuatro entradas A tienen
una vía hacia las salidas. Por otra parte, si S: I se seleccionanlas otras
cuatro entradas B. Las salidas serán todas ceroscuando E:1 sin tener en
cuenta el valor de S.

EI multipl€xor es una función MSI muy útil y' tiene una multitud de
aplicaciones. Se usa para conectar dos o más füentes a un solo destintr
entre las unidades del computador y es útil para construir un sistema de
bus común. Estos y otros usos del multiplexor se discutirán en capítulos
posterioresconjuntamente con sus aplicaciones particulares. Aquí se de-
muestran las propiedadesgeneralesde este elemento y se muestra cóm()
puede ser usado para ejecutar una función de Boole.

t83

Ejecuciónde una función de Boole

. pBaidstetossnréoeeoseRoecrscoerlelmcieauslubhoneerriieslantxndosernadtbooea'heclderssdaEcariíoanaoaemcsnlpafnnetmudíaoc.rnnlleveoruaaaicamapnrmnlsirgfrrtóceoueloieoínaorsusnnssámnbpntceeqfprfroeuianiauiedógndJedtseesnudaoor_do.craisrsue"eeqavoe:ednnniurd¡esietueiennteflalmni:saethsc;rzdatsa,aéaáioesgoÉdtdfñecuoaeu.oailocáldljnrti.ecctdtTocLmeacoiiiioóufóspnrunisentncaalauat*atari-lnnoégpad1nadú,rer'tmeoc"y-ecB"xqorosiroánia;n'emao.ioi"q;f:-"r.r;i;rpáu'ge;.iqu.-*e-lu-';;giue¡"rrio.ieroi'a";"-tsl"arou.e*"i"clto-r'lti-éai-"ul;R.]"i;rd'i^gal;"máise;.rervÉ;"riilc;n".nt"ui",or;do.iiá5u;ed.lofsñ"-infri.1efi;papmiñ6fmc"uu"ícsraen"bneoudidialcvsmmroeeir;ó,.gplonprínauonscuiqee,o;edne;urandoetsesa_J,,.,:,,)i¡
tAfpeebvigpuns'alteleptreóeri"drsaaxsee|tdboiasecalrósetssodsae-son0enpyytlf.aiot2ieegsMsc.vn"eduioabeaeercnrldaeuioleal.irngaanccbeanetu-laenftcfauen,eutrnadtnlquaácnocunstiarióicóaeecnulnsranosafdstnuoelrqeacnrtuuríidcBnaesiaieoesnóasroaznpvdflusue"aaaed.ndre"l"oic.euam.gittósnbeoruonl.-.oletc¡dilsdepieIé¿eanl ..rv"t"no,sr-ar;a*t"roá,di au,üa1b.;ú'cs..-vl]r;;ude.;ai;.i";els'ri;tiJspil-iragpeormb.el'tnedvrouxe*eamorosltroisrac.pp.reonuleelnrensxL"cupoDadcsnareeei.vrómreasaenAsiruls,iatsltaAaó_esa_s

Para demostra¡este procedimientocon un e j e m p r oc o n c r e t o ,c o n s i d é -
resela función de tres vaiiables:

F(A,B, C) : X1,3,5,6)

AdAispyddatdddgmILaeeaBoeaomuaer=aulr,r:CvqcseeBbas0oe0leeucfdl.alCeo.nsurnaceveIlsdEt:onesuitral1laoP1séacaaccnmp0ldntiroecoolsasaóaimauidndromralnórsliadtealiatnlllnaaanoiiaapedpefeselmlronoauiA,ealnFelndstereeroten.:tifammexngáéru;d,staC0soturnraíi0aee1gnaedm,rrccumspysuoacidasiimeaióóaaeuarboanr5rdnnr,naoltnoo/-qaiecd,sá.1nsesq.0uoneedrmbgdcnu,eeBy1n,l.¿s.ooeeDíe1ts,lfCBtusn_.maiés,sesoigomc,:i:rrenoemld^ss0urrmaAtaliaerd:y¡tAe"ooe0ria,mlc,eránicinl'BÁqrnzddiao.cerl*"usa,'a2aa,",iíCn.ieoemb:sn.cse-etAicnino"cerFvsisnpelin,sanoa^:u0liaBta"iarednurmenluoCrcijaice:end0aFansdouc.,occeo.bim,aaeogntü,Frrm¡Aaln{muBeoeet=idaaBdtunrrc_nCoéaeurol,a:et:.ctrCísbiBAs:iAlsmóu;pmIti.-C"t;.d,eplroaies"Beesns:ornoe;e1xon,oo";'toCnrcoadtl0yám,eq"*toer,u-0r1uf.cünryíaccd-rrsn,"uvce-etideim¿iiiaarcn.naam"au,:runt4n,"l:tn,oaso'rnde.a:aoareaaFomnd.tpBse:e"se,aLpAa"a.s'CraAe_:laorBlteaA0lri:aa.ncsirdans,dByotceCrtaeatlocnaamCurnían,sulndnznaptbq,toeereec,:rntsrluarsanaaeoo1e_áe-e--ss,-
ppgaluerrxaaLolcaarodnfeaufn2ingt"ceu-irr1óai norarrc1deu.qiasulcqeuursiidei óar n.fsmuenucerieóspnt rráedsepeonBrtoaaornál eáa hldi soeirsanquvunaeipiear orbclmle. -udli"mt oi pi.e,l enuxtnoo
r confi-
generar

multi_

184

Io v' 00 0
001
It MUX 010
r 4xl 0l.l
r 0. 0
13 J1 s6 l0t
l l0
(a) Configuración del multiplexor ltl

(b) Tabla de verdad

A

(c ) Tabladeconfiguración

Figura 5-18 ConfigurandoF (A, B, C ) : t (1,3, 5,6) con un multiplexor

Primero se expresala función en su forma de suma de términos míni-
mos. Se asume que la secuenciaordenadade variables escogidaspara los
términos mínimos es ABCD . . ., dondeA es Ia variable de Ia extrema iz-
quierdaen una secuenciaordenadade n variablesy BCD ... son los n-1
variables restantes.Se conectanlas n - 1 variablesa las líneasde selec-
ción del multiplexor con B conectadaa una línea de selecciónde mayor
orden, C a la siguientelínea menor de seleccióny así sucesivamentehasta
la últinia variable la cual se conecta'a la línea de seleccióri'demás bajo
orden s6. Considéresela variableA. Como esta variableestá en la posi-
ción de más alto orden en una secuenciade variables,serácomplementada
en los términos mínimos o hasta (2"/2) - 1 los cuales comprendenIa pri-
mera mitad en Ia lista de los términos mínimos. La segundamitad de los
términos mínimos tendrán su variable A sin complementar.Para una fun-
ción de tres variables,A, B, C se tiene ocho términos mínimos.La variable
A se complementaen los términos mínimos0 a 3 y no se complementaen los
términosmínimos4a7.

Lísteselas entradasdel multiplexor i bajo ellas los términos mínimos
en dos columnas.La primera fila incluye todoslos términos mínimosen los
cualesA es complementaday la segundafila todos los términos mínimos
con A no complementadade la manera mostradaen Ia Figura 5-18(c).En-
ciérreseen un círculo todos los términos mínimos de Ia función e inspec-
ciónesecada columna separadamente.

Si los dostérminos mínimos en una columna no estánen círculoaplí-
quése0 a la entrada correspondientedel multiplexor.

185

1 8 6 L O G I C AC O M B I N A C I O N ACLO N M S I Y L S I CAP.5

Si los dos términos mínimos están en un círculo aplíquese 1 a la entra- I
d a c o r r e s p o n d i e n t ed e l m u l t i p l e x o r .
I
Si el término mínimo inferior está encerradoen un círculo y el superior
n o l o e s t á a p l í q u e s eA a l a e n t r a d a c o r r e s p o n d i e n t ed e l m u l t i p l e x o r . I

Si el término mínimo superior está encerradoen un círculo y el inferior li
n o l o e s t á a p l í q u e s eA ' a l a e n t r a d a c o r r e s p o n d i e n t ed e l m u l t i p l e x o r .

Este procedimiento se desprendede las condiciones establecidasdurante
el análisis previo.

La Figura 5-18(c)muestra la configuraciónde la función de Boole:

F ( A ,B , C ) : > ( 1 ,3 ,5 ,6 )

de la cual se obtienelas conexionedsel multiplexorde la Figura5-18(a).

N ó t e s e q u e B d e b e c o n e c t a r s ea s r y C a s , , .
No es necesarioescogerla variable de la extrema izquierda de la se-

cuencia ordenada de una lista de variables para las entradas del multi-
plexor. De hecho, se pueden escogercualquiera de las variables para las
entradas del multiplexor si se tiene en cuenta la modificación de la tabla
de ejecución. Supóngase que se va a configurar la misma función con un
multiplexor, pero usando las variables A y B para la línea de seleccións,
y so, y la variable C para las entradas del multiplexor. La variable C se
complementa en los términos mínimos pares y no se complementa para los
impares ya que es Ia última variable en la secuenciade las variables Iista-
das. El arreglo de las dos filas de términos mínimos en este caso debe ser
como se muestra en Ia Figura 5-19(a). Encerrando en un círculo los tér-
minos mínimos y usando las reglas establecidas anteriormente se obtienen
las conexiones del multiplexor para la configuración de la función como se
ve en la Figura 5-19(b).

En forma similar, es posible usar cualquier variable de la función en
Ias entradas del multiplexor. Se pueden formular varias combinaciones
para configurar una función de Boole con multiplexores. De cualquier ma-
nera, todas las variables de entrada a excepción de una, se aplican a las
líneas de selección.La variable restante o su complemento ó 0 ó 1 se apli-
can a las entradasdel multiplexor.

Io It 12 13 Io r.

/r MUX
, 4xl

C, c0 o o: t 4-7d 13 Jr Jo
C

(a) Tabla de configuración (b) Conexióndel multiplexor

Figura 5-19 Configuración alterna p a r aF ( 4 , B , ( ' ) : I ( 1 , 3 , 5 , 6 )

1,,

ll

t.

r,r MLjX )

8r I

l1

A, I,
A

It,

/r .f: \l .!r,

F i g u r a 5 - 2 0 C o n f i g u r a c i ó nd e F ( A , B , C , D l : I ( 0 . 1 ' ; 1 , 4 '8 , 9 ' 1 5 r

EJEMPLO 5-4; Ejecutar la siguiente función coll utr mul-
tiplexor:
F ( A ,B , C ,D ) : > ( 0 ,l , 3 , 4 ,8 , 9 ,1 5 )

Esta es una f'unción de cuatro variables y por tanto se neceslt¿t
un multiplexor con tres líneas de selección y ocho entradas' Se
e s c o g ea p l i c a r l a s v a r i a b l e s B , C y D a l a s l í n e a s d e s e l e c c i . r " r .L ¿ r
tablá ds configuración es la mostrada en la l'igura 5-20. l,a pri-
m e r a m i t a d d e l o s t é r m i n o s m í n i m o s e s t á I l a s o c i a d g sc ( ) n A ' ¡ ' l a
Segundamitad con A. Bncerrandclen un círculo los términos nrl-
nimos de la función y aplicando las reglas para enc()lltrar l(,s \'¿l-
lores para las entradas del multiplexor, se obtiene el circuitrr
mostrado.

C o m p á r e s e a h g r a e l m é t o d o d e l m u l t i p l e x o r c 1 ¡ t re l m é t o d o d e l c o d i t i -
cador paia configurar los circuitos combinacio¡ales. El método del decodi-
ficadoi requiere .,na comprrerta OR para cada función de salida, más sólo
se necesitÁun decodificaáor para generar todos los térmings mínimos' El
menor tamaño pert) requlereull
método del multiplexor usa unidades de P o d r i a 5 ' s ¡ ¡ ¿ 2 o t t n b l ea s u m i r q u e
multiplexor para cada tunciórl de salida.
los circuitos combinacionales coll una pequeña cantidad de saIiclas se
puedan realizar con multiplexores. Los circuitos combitlacionalesc()n mu-
c h a s f ' u n c i g n e sd e s a l i d a p r o b a b l e m e n t e u s a n m e n o s C I c o n e l m e t ¡ c l o d e l

decodificador.
A u n q u e l o s m u l t i p l e x o r e s y d e c o d i f i c a d o r e ss e p u d i e r a n u s a r p a r a l i r
ejecución de los circuiios combinacionales,debe tetrerseen cuenta que l()s
decodificadoresse usan principalmente para decodificar la infbrmaciti¡
l o s m u l t i p^ldeexsotrineoi . p a r a f b r m a r u n c a m i n o selecto e¡tre múltiples
üirruriu y, .Se deberían considerar cuando se diseñan pe-
i¡,entu. y ,r., solo

187

r

1 8 8 L O G I c Ac O M B I N A C I O N ACLO N M S I Y L S I CAP. 5

queños circuitos combinacionales especiales que no se consiguen como
funciones MSI. Para los grandes circuitos combinacionales con múltiples
entradas y salidas, hay un componente de CI más adecuado y este se pre-
senta en la siguiente sección.

5 - 7 M E M O R I AD E S O L OL E C T U R A( R O M )

Se vió en la Sección5-5 que un decodificadorgeneralos 2n términos mí-
nimos de las n entradas variables. Colocandolas compuertasOR para sumar
los términos mínimos de las funcionesde Boole se podrá generarcualquier
circuito combinacional.Una memoria de solo lectura (ROM) que viene de
Read Only Memory) es un. elemento que incluye el decodificadory las
compuertas OR dentro de una sola cápsula de CI. Las conexionesent¡e las
salidas del decodificadory las entradas de las compuertasOR puedenespe-
cificarse para cada configuraciónparticular "programando" la ROM. La
ROM se usa a menudopara configurarun circuito combinacionalcomplejo
en una cápsulade CI y así eliminar Ios cablesde conexión.

Una ROM es esencialmenteun dispositivo (o acumulador) de memoria
en el cual se almacenaun conjunto fijo de informaciónbinaria. La infor-
mación binaria debe especificarsepor el usuario y luego enclavarseen Ia
unidad para formar el patrón de interconexiónrequerida.Las ROM vienen
con enlacesinternos especialesque puedenesta¡ fusionadoso abiertos.La
interconexión deseadapara una aplicación particular requiereque ciertos
enlacesestén fusionadospara formar los caminos del circuito necesarios.
Una vez que se establezcaun patrón para una ROM, estepermaneceráfijo
aunque se haga un corte de corriente y luego se restablezca.

Un diagrama de bloque de una ROM se muestra en la Figura 5-21.
Este consisteen n líneasde entrada y m líneasde salida. Cada combina-
ción de bits de las variablesde entrada se llama una direccírín.Cada com-
binación de bits que sale por las líneasde salida se llama una palabra. EI
númerode bitr por palabraes igual al númerode líneasde salida m.Una
dirección es esencialmenteun número binario que denota uno de los tér-
minos mínimos de n variables. El número de direccionesdiferentesposi-
bles con n variables de entrada es 2". Una palabra de salida puede ser
seleccionadapor una dirección única y como hay 2" direccionesdiferentes

n entradas

¡n salidas
Figura 6-21 Diagrama de bloque de una ROM

sEc. 5-7 M E M O R I AD E S O L O L E C T U R A( R O M ) 1 8 9 i

eám;.;"un1-oá,;um;"udn-e""¡afni.ultRat.ou-ouáanMn-paaoiod,d.hÉroiaua,pOdaya.úie2ludap"ebesppresraaiuoáclmilaa"uodr.Ublaeer.Ecluacstvdtestuaiardsrlíopaiztfroeayenipdmriloeebairnnlleeamotelelendnosmúiglrqamíeoasucresiélcaríeinsoódueednesaedaalsipepdcadcleeitlecausqbabaruidardlieaa-doe.saaaes2,cls"ealratnysiátucslneíurinlmaaaqencliuúaqluiesmtumudiseedeue-rl a . Hh'l
b"p.sd"3mnnelr""iieri2úa-dsttisíeruinsndma"1t.ystiaia.Cn1eecmef".ut1ancoEer.aoAo.odt1nnnssas0nas1teIH.líaríis,ap,uynnde.aleslsmaneéy.leisarratarla"saaíseeu.snoSctoslndaEecpeeeleuaeuauuasrncc"imdtupsacmscuJoáai"idaiieio6"tr"i",al.di'ieiinbntu"Ogdsiei.c"7lar-'ul"aeüceay-cif.s7f.l'cii¿it"paLln."cuasdnuoaacieóleoludasapnt3qrpeestebardt2uunitlrleddeXíeieata-nnreudbaneah8ettderrúenda.aa,aermtLacyshrdmpsaasdaaeoaaepdiedyrnucrneeaoathsanisco3uucahoniitd1n0nuflaraliiaa0aalíycdyand0spaaRdresu0acr.3e3sOeano0sr0e2tsaalinM,isaldrpdsedeplseaiilc4i'dasriscrcc"eseltedeuaeiaaccio3lela-r^cleacnbe2inl1idceiaorXcol3tcasaacdcnn2ip8,siyioaeúenqópunsplnscunae3íqoaonoiedld2lcuaraeeelaeqtebpsíaéansuepraeprspateenalmldáuaels2atlideearpibccssnaedsbrcard:.deaaeirr8seoaa--sn--
sbáhceroe.galnce"shtE.c.i,oeuclirninduoneaetnú,.ae"qmRrlouOe.tceorrMua-oroa"s¿ls3",re0S";J;eiPialuis;atp"lpZea¡ut"cbutxirutfait-cstn.dua'ai.rIlÉeígdncoueec,nai4aoes-snjdbevaeimetdicpeaelnscosetap,rnudaonuadr anaeualnpRnaaROú.rOaMmEMe_sdsetoperstoeeso2cit0dgaif4enlic8tidefbaiercirmt2abs"iiqntpspuauaeqdelualedae-le :il
*l
Términos mínimos
Direccción de entrada ljl
f
0 ¡l
Él
I

decodificador 2

5x32

128enlaces +

Fr f1 13

Figura 5-22 Const¡ucciónlógica de una ROM de 32x 4

1 9 0 L O G I C A C O M B I N A C I O N A LC O N M S I Y L S I CAP, 5

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C o n f i g u r a c i ó nd e l ó g i c a c o m b i n a c r o n a l
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