FLIP FLOP

LITAR FLIP-FLOP DGI4043

UNIT 4 LITAR FLIP-

OBFJLEKOTPIF

Objektif am :

Membincangkan jenis-jenis flip-flop, jadual kebenaran, simbol-simbol, rajah masa
dan kegunaannya dalam litar-litar logik.

Objektif khusus :

Diakhir unit ini anda sepatutnya dapat:

 Menakrifkan flip-flop dan menyatakan kegunaannya.
 Membina flip-flop SR aktif tinggi menggunakan get NOR.
 Melakarkan simbol dan menerbitkan jadual kebenaran flip-flop SR aktif tinggi.
 Menganalisa rajah masa flip-flop SR aktif tinggi yang diberi dan melakarkan

keluaran flip-flop tersebut.
 Membina flip-flop SR aktif rendah menggunakan get NAND.
 Melakarkan simbol dan menerbitkan jadual kebenaran flip-flop SR aktif

rendah
 Menganalisa rajah masa flip-flop SR aktif rendah yang diberi dan melakarkan

keluaran flip-flop tersebut
 Melakarkan litar logik, simbol dan menerbitkan jadual kebenaran flip-flop SR

Berjam dan flip-flop JK
 Melakarkan rajah masa flip-flop SR Berjam dan flip-flop JK.
 Menyatakan litar terkamil flip-flop JK dengan masukan kawalan ‘Praset’

(Preset) dan Padam-Bersih’ (Clear).
 Melakarkan simbol dan menerbitkan jadual kebenaran flip-flop D dan flip-flop

T.
 Melakarkan rajah masa flip-flop D dan flip-flop T
 Menyatakan bagaimana flip-flop D dan flip-flop T dapat dibina dari flip-flop JK.

1

LITAR FLIP-FLOP DGI4043

INPUT

4.0 PENGENALAN

Jurutera-jurutera telah mengklasifikasikan litar logik kepada dua kumpulan.
Kumpulan pertama dikenalikan sebagai litar logik kombinasi dan kumpulan
kedua dikenali sebagai litar logik berjujukan.

Anda tentunya masih ingat di dalam unit 1 kita telah membincangkan
bagaimana litar logik digunakan bagi membentuk litar pengkod, penyahkod,
pemultipleks dan penyahmultipleks. Litar logik yang telah kita bina, ialah litar
logik kombinasi, dimana keluarannya hanya bergantung kepada keadaan
masukan pada masa itu sahaja dan tidak pada masukan dan keluaran
sebelumnya. Keadaan ini adalah berbeza bagi litar logik berjujukan dimana ia
mempunyai ciri-ciri ingatan. Dengan itu ia berupaya menyimpan data binari
yang telah dimasukkan.

Saya ingin menarik perhatian anda bahawa litar ingatan ini juga dikenali
sebagai FLIP-FLOP kerana ia boleh ‘flipped’ kepada keadaan set iaitu
menyimpan binari 1 atau ia ‘flopped’ kepada keadaan reset iaitu menyimpan
binari 0. Tahukah anda litar kecil inilah yang menjadi asas kepada sistem
ingatan di dalam komputer peribadi anda. Sekarang marilah kita sama-sama
mengkaji litar flip-flop ini.

4.1 FLIP-FLOP SR (SET-RESET)

Flip-flop ialah suatu litar logik berjujukan yang berupaya menyimpan satu bit
data. Ia boleh menyimpan samada binari 1 atau binari 0 kerana litar ini
mempunyai dua keadaan stabil iaitu SET dan RESET. Apabila sesuatu flip-
flop itu di ‘flip’ ke keadaan set (dimana ia menyimpan binari 1) atau di ‘flop’ ke
keadaan reset (dimana ia menyimpan binari 0), keluaran litar tersebut akan
kekal (latched/locked) selagi ia diberikan bekalan kuasa.

2

LITAR FLIP-FLOP DGI4043

Flip-flop SR dapat dibentuk menggunakan get NAND atau NOR. Sambungan
yang menggunakan get NOR adalah di dalam aktif tinggi, iaitu keluarannya
akan diset ke 1 apabila masukan S mendapat logik 1. Sementara get NAND
adalah aktif rendah. Iaitu masukan S perlu diberi logik 0 apabila keluaran
hendak disetkan ke logik 1.

4.1.1 Flip-flop SR Aktif Tinggi

Bagi memulakan perbincangan kita mari kita lihat litar logik flip-flop
SR di rajah 4.1. Flip-flop ini mempunyai dua masukan iaitu R
mewakili RESET dan S mewakili SET. Ia juga mempunyai dua
keluaran iaitu Q dan Q .

RQ

SQ
Rajah 4.1 : Litar logik flip-flop SR Aktif Tinggi

Sekarang cuba anda analisa litar di rajah 4.1(a). Ubahkan setiap
masukan seperti di bawah:

Mari kita mulakan dengan masukan S=0 dan R=0

 Andaikan keadaan asal keluaran flip-flop Q=0 dan Q =1.
 Apabila masukan S dan R diset ke 0 (S=0,R=0). Get NOR B akan

mendapat masukan 0,0. Maka keluarannya Q = 1. Logik 1 ini
akan disuapbalik ke masukan get NOR A.
 Oleh kerana masukan get NOR A sekarang ialah 0,1. Maka
keluarannya tak berubah, Q=0.
 Perhatikan apabila masukan S=0 dan R=0, keluaran flip-flop akan
kekal iaitu Q=0 dan Q =1
 Flip-flop dikatakan berada di dalam keadaan HOLD (tak berubah)
apabila masukan S=0 dan R=0.

3

LITAR FLIP-FLOP DGI4043

R 0
0 1A
Q

0 0 1
Q
S B

Rajah 4.1 (a)

Seterusnya kita berikan pula masukan S=0 dan R=1;

 Sekarang cuba anda andaikan keadaan asal flip-flop ialah Q=1

dan Q =0. Rujuk rajah 4.1(b).
 Apabila masukan S dan R diset ke 0,1(S=0,R=1). Get NOR A

akan mendapat masukan 1,0. Maka keluarannya Q = 0. Logik 0
ini akan disuapbalik ke masukan get NOR B.
 Oleh kerana masukan get NOR B sekarang ialah 0,0. Maka

keluarannya menjadi 1 ( Q =1).

 Keluaran flip-flop berubah menjadi Q=0 dan Q =1.
 Flip-flop dikatakan berada di dalam keadaan RESET apabila

masukan S=0 dan R=1.

R 10
1 0A Q

0 01
S0 B Q

Rajah 4.1 (b)

Kita teruskan dengan masukan S=1 dan R=0
 Sekarang cuba anda andaikan keadaan asal flip-flop ialah Q=1

dan Q =0. Rujuk rajah 4.1(c)

4

LITAR FLIP-FLOP DGI4043

 Apabila masukan S dan R diset ke 1,0 (S=1,R=0). Get NOR A
akan mendapat masukan 0,0. Maka keluarannya Q = 1. Logik 1
ini akan disuapbalik ke masukan get NOR B.

 Oleh kerana masukan get NOR B sekarang ialah 1,1. Maka

keluarannya menjadi Q =0.

 Keluaran flip-flop berubah menjadi Q=1 dan Q =0.
 Flip-flop dikatakan berada di dalam keadaan SET apabila

masukan S=1 dan R=0.

R 1Q
00A

1 0

1 B Q
S

Rajah 4.1 (c)

Masukan terakhir ialah S=1 dan R=1

 Sekarang cuba anda andaikan keadaan asal flip-flop ialah Q=1
dan Q =0. Rujuk rajah 4.1(d)

 Apabila masukan S dan R diset ke 1,1 (S=1,R=1). Get NOR A
akan mendapat masukan 1,0. Maka keluarannya Q = 0. Logik 0
ini akan disuapbalik ke masukan get NOR B.

 Oleh kerana masukan get NOR B sekarang ialah 1,0. Maka
keluarannya menjadi Q =0.

 Keluaran flip-flop berubah menjadi Q=0 dan Q =0.
 Di dalam operasi normal sekiranya keluaran Q=0 , Q =1 ataupun

jika keluaran Q=1 dan Q =0.
 Tetapi di dalam analisa kita di atas kita dapati keluaran Q adalah

sama dengan Q .
 Baiklah jika berlaku keadaan seperti ini bermakna flop-flip berada

di dalam keadaan tak dibenarkan (INVALID).

5

LITAR FLIP-FLOP DGI4043

R 10
10 A Q

0 0
S1 B Q

Rajah 4.1 (d)

Dari analisa di atas, jadual kebenaran flip-flop SR get NOR (aktif
tinggi) diterbitkan seperti Jadual 1

Jadual 4.1 : Jadual Kebenaran FF SR aktif tinggi

SRQ Q Operasi
Q Tak berubah (H)
0 0Q 1 Reset (R)
0 Set (S)
010 0 Dilarang (invalid)
101
110

Setelah anda mengetahui jadual kebenaran flip-flop SR aktif tinggi,
untuk lebih jelas mari kita melihat contoh rajah masa berikut.

Contoh 4.1

S T1 T4 T3 T4 T5 T6 T7 T8 T9
R
Q SHR
Q

Perhatikan rajah masa pada contoh 4.1, bagi tempoh T1, masukan S=1, R=0
dengan itu flip-flop akan disetkan, Q=1. Ini bermakna flip-flop ketika ini menyimpan
binari 1.

6

LITAR FLIP-FLOP DGI4043

Untuk tempoh T4 , masukan S=0, R=0 dengan itu flip-flop dalam keadaan tak
berubah (hold), keluaran akan kekal, Q=0.

Ketika tempoh T3 , masukan S=0, R=1 flip-flop sekarang dalam keadaan reset,
sekarang flip-flop akan menyimpan binari 0, Q=0.

Setelah anda faham bagaimana keluaran flip-flop diperolehi berdasarkan rajah
masa, cuba anda dapatkan bagi tempoh-tempoh seterusnya. Semak jawapan anda
dengan jawapan yang diberi di bawah.

S T1 T4 T3 T4 T5 T6 T7 T8 T9

R

Q SHRHRHS H
Q

4.1.4 Flip-flop SR Aktif Rendah

SQ

RQ

Rajah 4.4 : Litar logik flip-flop SR Aktif Rendah

Rajah 4.4 menunjukkan litar flip-flop SR aktif rendah. Dapatkah anda
melihat perbezaan litar ini dengan litar flip-flop SR aktif tinggi? Sudah
tentu! Perbezaan yang ketara ialah litar ini menggunakan get NAND
dan pasangan masukan S dan R ialah keluaran Q dan Q masing-
masing. Mari kita menganalisa litar logik flip-flop SR aktif rendah jika
masukan diberi seperti berikut.

7

LITAR FLIP-FLOP DGI4043

Baiklah cuba anda analisa litar berikut mengikut masukan S dan R
dan keadaan awal yang diberikan.

S=0 Qawal=0 S=0 Qawal=0
1 1
Q = Q= Q= Q=
R=0 Q= , R=1 Q= ,

Q Q

Rajah 4.4 (a) Rajah 4.4 (b)

S=1 Qawal=0 S=1 Qawal=0
1 1
Q = Q= Q = Q=
R=0 Q= , R=1 Q= ,

Q Q

Rajah 4.4 (c) Rajah 4.4 (d)

Bagi analisa berikutnya andaikan keadaan awal flip-flop ialah tinggi,
Qawal = 1

S=0 S=0 Qawal=1

Qawal=1

1 Q = Q= 1 Q = Q=
Q= , Q= ,

R=0 Q R=1 Q

Rajah 4.4 (e) Rajah 4.4 (f)

S=1 Qawal=1 S=1 Qawal=1

1 Q = Q= 1 Q = Q=
R=0 Q= , R=1 Q= ,

Rajah 4.4 (g) Q Q

Rajah 4.4 (h)

8

LITAR FLIP-FLOP DGI4043

Daripada analisa di atas cuba anda bandingkan jawapan yang anda
perolehi dengan jawapan pada jadual 4.4. Jika anda gagal, minta
bantuan dari pensyarah anda.
Daripada analisa yang dilakukan kita dapat terbitkan jadual
kebenaran am seperti jadual 4.3

Masukan Jadual 4.4: Analisa Flip-flop SR Aktif Tinggi Operasi

SR Keluaran Sebelum Keluaran Selepas Invalid
Set
00 QQQQ
01 0111 Reset
10 0110 Hold
11 0101 Invalid
00 0101 Set
01 1011 Reset
10 1010 Hold
11 1001
1010

Simbol logik flip-flop SR aktif tinggi dan aktif rendah ditunjukkan pada
rajah 4.3.

Jadual 4.3: Jadual Kebenaran FF SR Aktif Rendah

SR Q Q Operasi
1
00 1 0 invalid
01 1 1 set
10 0 reset

11 Q Q hold

SQ SQ

RQ RQ

RR

Rajah 4.3: Simbol Logik Flip-Flop SR Aktif Tinggi Dan Aktif Rendah

Berdasarkan jadual 4.3, cuba anda dapat keluaran flip-flop SR aktif
rendah jika diberi masukan S dan R seperti contoh 4.4.

9

LITAR FLIP-FLOP DGI4043

Contoh 4.4

S T1 T4 T3 T4 T5 T6 T7
R
Q0 H H S

Keluaran sebelum tempoh T1 ialah rendah, Qawal = 0. Dengan itu bagi tempoh T1,
disebabkan masukan S=1, R=1 flip-flop berada dalam keadaan tak berubah (hold),
keluaran akan mengikut keluaran sebelumnya, Q=0. Ketika ini flip-flop menyimpan
binari 0.

Untuk tempoh T4 , masukan S=1, R=1 dengan itu flip-flop dalam keadaan tak
berubah (hold), keluaran akan kekal, Q=0.

Bagi tempoh T3 , masukan berubah S=0, R=1 flip-flop sekarang dalam keadaan set,
iaitu Q=1.

Setelah anda faham bagaimana keluaran flip-flop diperolehi berdasarkan rajah
masa, cuba anda dapatkan bagi tempoh-tempoh seterusnya. Semak jawapan anda
dengan jawapan yang diberi di bawah.

S T1 T4 T3 T4 T5 T6 T7
R
Q 0 H H S H R H S H R H H RH

Tahniah! Anda telah berjaya. Jika anda gagal, sila ulang
semula pembelajaran ini.

10

LITAR FLIP-FLOP DGI4043

Saya ingin menarik perhatian anda, tentang apa yang kita telah
pelajari sampai setakat ini. Dalam input kita telah pelajari dua jenis
flip-flop SR iaitu aktif rendah dan aktif tinggi. Kedua-duanya adalah
berbeza dari segi litar dan juga jadual kebenarannya. Selain
daripada itu bentuk keluaran kedua-dua flip-flop juga boleh
digambarkan dengan menggunakan rajah masa (timing diagram).

Sekarang cuba anda uji
kefahaman anda dengan
menyelesaikan aktiviti berikut!

11

LITAR FLIP-FLOP DGI4043

AKTIVITI 4A

2.1 Takrifkan flip-flop dan berikan tiga kegunaannya.

2.2 Lakarkan litar flip-flop SR daripada get NAND dan get NOR. Sertakan jadual
kebenaran bagi kedua-dua litar ini.

2.3 Nyatakan dua perbezaan diantara ke dua-dua flip-flop bagi soalan 4.4

2.4 Lakarkan gelombang keluaran jika diberi masukan seperti rajah A4.4(a) dan
A4.4(b). Anggapkan Qawal = ‘1’.

S

R
Q

Rajah A4.4(a)

S

R
Q

Rajah A4.4(b)

SYABAS!

ANDA TELAH MENCUBA KESEMUA SOALAN INI! SEKARANG
SEMAK PENYELESAIAN ANDA PADA MAKLUM BALAS BERIKUT……

12

LITAR FLIP-FLOP DGI4043

MAKLUM BALAS 4A

4.2 Rujuk jawapan anda pada halaman 4.

4.3 Rujuk jawapan anda pada halaman 5 hingga 9.

4.4 Jawapan anda mesti menunjukkan perbezaan dari segi jadual kebenaran
dan litar.

4.5

S
R

Q H S R HINVALID R H S S H H

Q

S
R
Q H S S H Q= Q H S S R S H R H
Q Q =Q

13

LITAR FLIP-FLOP DGI4043

INPUT

2.2 FLIP-FLOP PICUAN PINGGIR (SEGERAK)

Sekarang kita akan meneruskan pembelajaran kita dengan tajuk flip-flop
picuan pinggir. Tetapi cuba imbas kembali apa yang telah kita pelajari
sebelum ini.

Dalam tajuk sebelum ini kita telah pelajari bahawa keluaran Flip-flop SR akan
terus berubah apabila masukannya diubah. Adakah kita boleh mengawal
perubahan keluaran flip-flop kita, iaitu keluarannya hanya akan berubah pada
masa tertentu sahaja ? Boleh ……! Tetapi bagaimana?

Baiklah, kita sekarang akan belajar mengenai flip-flop istimewa ini. Flip-flop
ini dikenali sebagai flip-flop picuan pinggir. Flip-flop picuan pinggir akan
berubah keadaan jika masukan jam berada pada picuan pinggir positif atau
picuan pinggir negatif. Empat flip-flop picuan pinggir yang akan kita pelajari
ialah flip-flop SR berjam, JK, D dan T.

4.4.1 Flip-Flop SR Berjam

Cuba perhatikan dua simbol logik flip-flop SR berjam di rajah 4.4.
Segi tiga kecil yang dipanggil penunjuk masukan dinamik
melambangkan flip-flop ialah flip-flop picuan pinggir .

Oleh kerana kita mempunyai dua jenis picuan pinggir samada picuan
pinggir positif atau negatif, maka ini akan dibezakan seperti rajah
4.4(a) dan 4.4(b). Sekiranya tiada ‘bubble’ pada masukan jam, flip-
flop adalah picuan pinggir positif, jika terdapat ‘bubble’ pada
masukan jam flip-flop adalah picuan pinggir negatif.
Adakah anda dapat melihat perbezaan ini?

14

LITAR FLIP-FLOP DGI4043

SQ SQ

CK CK

RQ RQ
R (a) R (b)

Jam pinggiran positif Jam pinggiran negatif

Rajah 4.4: (c)

(a) Simbol Logik Flip-Flop SR Picuan Jam Pinggir Positif
(b) Blok Logik Flip-Flop SR Picuan Jam Pinggir Negatif
(c) Gelombang Masukan Jam

Jika kita rujuk kepada gelombang denyut, bermakna flip-flop jenis
picuan pinggir positif akan berubah keadaan jika masukan jam
bertukar dari logik 0 ke logik 1. Manakala flip-flop jenis picuan pinggir
negatif akan berubah keadaan jika masukan jam bertukar dari logik 1
ke logik 0.

Ok, selepas anda jelas mengenai picuan jam yang digunakan, kita
akan membincangkan operasi flip-flop SR berjam. Masukan S dan R
adalah dipanggil masukan segerak (synchronous inputs) sebab data
pada masukan ini akan dihantar ke keluaran flip-flop hanya pada
masa picuan jam pinggir.

Sekarang kita akan menganalisa litar logik flip-flop SR di bawah bagi
menerbitkan jadual kebenarannya.

S=0 Qt+1 = 0
clk
1 Qawal =0
AC Q

1

1 BD 1Q
R=0 1

Rajah 4.5: Litar Logik FF SR Picuan Jam Pinggir Positif, Qawal = 0

15

LITAR FLIP-FLOP DGI4043

 Berpandukan litar rajah 4.5, anggapkan keadaan asal keluaran
flip-flip, Qt= 0.

 Bila masukan S dan R adalah 0 dan jam pinggiran positif yang
pertama dikenakan, keluaran get NAND A adalah 1 dan keluaran
get NAND B juga 1.

 Keluaran get NAND C akan menjadi 0 kerana kedua-dua
masukannya ialah 1.

 Keluaran get NAND D pula 1 kerana salah satu masukannya
ialah 0.

 Ini bermakna ketika masukan S=0 dan R=0, keluaran flip-flop
selepas diberi picuan jam (Qt+1) adalah tak berubah (hold).

Cuba anda analisa masukan seterusnya, anda akan perolehi
jawapan seperti berikut;
 S = 0, R = 1 dan denyut positif dikenakan, Qt+1 = 0 , Q t+1=1. (

RESET)
 S = 1, R = 0 dan denyut positif dikenakan, Qt+1 = 1 , Q t+1=0. (SET)
 S = 1, R = 1 dan denyut positif dikenakan, Qt+1 = 0 , Q t+1=0.

(Invalid)

Sekarang, sekali lagi cuba anda analisa litar rajah 4.5(a), dan
andaikan keluaran awal Qt = 1.

S0 1 Qt+1 = 1
clk 1 A
Qawal =1
R0 0 CQ

B 1D 0
1 Q

Rajah 4.5(a): Litar logik flip-flop SR Picuan jam pinggir positif,Qawal = 1

Jika anda telah mencuba, semak jawapan anda. Anda pasti
mendapat jawapan seperti berikut:

16

LITAR FLIP-FLOP DGI4043

 S=0, R =0 dan denyut positif dikenakan, Qt+1 = 1 , Q t+1= 0
(HOLD)

 S=0, R =1 dan denyut positif dikenakan, Qt+1 = 0 , Q t+1=1
(RESET)

 S=1, R =0 dan denyut positif dikenakan, Qt+1 = 1 , Q t+1=0 (SET)

 S=1, R =1 dan denyut positif dikenakan, Qt+1=1, Q t+1=1
(INVALID)

Jika anda gagal mendapat jawapan, cuba analisa sekali lagi. Saya
yakin anda akan berjaya. Dari analisa di atas, jadual kebenaran flip-
flop SR diterbitkan seperti jadual 3.

Jadual 4.4: Jadual Kebenaran FF SR Berjam

S R Q(t+1) Operasi

00 Qt hold
01 0 reset
10 1 set
11 1 invalid

Saya ingin menarik perhatian anda, jadual kebenaran untuk flip-flop
picuan pinggir negatif adalah sama dengan flip-flop picuan pinggir
positif. Operasi bagi kedua-dua flip-flop ini boleh dibezakan melalui
rajah masa contoh 4.3(a).

Contoh 4.3(a)
Lakarkan rajah masa keluaran flip-flop, Q. Anggapkan Qawal = 0 bagi flip-flop SR
picuan pinggir positif.

Clk S R S R dilarang
S (a) 17
R
Q Qawal

LITAR FLIP-FLOP DGI4043

Contoh 4.3(b)

Lukiskan rajah masa keluaran flip-flop , Q. Anggapkan Qawal = 0 bagi flip-flop SR
picuan pinggir negatif.

Clk
S
R

Q Qawal

Dari contoh 4.3, anda dapat melihat dengan jelas bahawa operasi flip-flop SR picuan
pinggir positif atau negatif adalah sama. Contohnya, jika S = 0, R = 1 keluaran flip-
flop rendah bagi mana-mana picuan pinggir.

Tahniah! Anda sudah berjaya

menamatkan pembelajaran
untuk setakat ini……..

18

LITAR FLIP-FLOP DGI4043

AKTIVITI 4B

2.5 Lukiskan simbol dan litar untuk flip-flop SR berjam picuan jam pinggir positif

2.6 Takrifkan `masukan segerak'.

2.7 Nyatakan kebaikan flip-flop SR berjam berbanding flip-flop SR tanpa jam.

2.8 Tunjukkan perbezaan di antara picuan pinggir positif dan picuan pinggir
negatif dengan menggunakan rajah masa dari flip-flop SR berjam. Nyatakan
kebaikan flip-flop SR berjam berbanding flip-flop SR tanpa jam.

19

LITAR FLIP-FLOP DGI4043

MAKLUM BALAS 4B

4.6 Rujuk pada halaman 14 dan 15.

4.7 Masukan flip-flop yang dipicu oleh picuan pinggir jam.

4.8 Keluaran flip-flop SR berjam hanya akan berubah keadaan jika picuan
jam diberikan. Keluaran flip-flop SR tanpa jam akan berubah keadaan
pada keadaan masukan S dan R.

4.9 Anda boleh tunjukkan sebarang bentuk rajah masa. Kalau anda tidak
yakin dengan jawapan sila semak dengan pensyarah anda.

20

LITAR FLIP-FLOP DGI4043

INPUT

4.4.4 Flip-Flop JK

Tahniah, kerana anda telah berjaya menghabiskan input kita
sebelum ini. Sebenarnya flip-flop JK dan flip-flop D (anda akan
pelajari kemudian) terdapat didalam bentuk litar bersepadu (IC) dan
lebih popular dalam penggunaannya berbanding flip-flop SR. Tetapi,
memahami flip-flop SR adalah penting kerana kedua-dua flip-flop JK
dan D dihasilkan daripada flip-flop SR. Dengan itu adalah penting
anda memahami konsep flip-flop SR sebelum kita dapat meneruskan
ke flip-flop JK. Ulang bacaan anda sekiranya anda masih kabur.
Minta bantuan dari pensyarah atau rakan-rakan anda.

Apakah sebenarnya flip-flop JK dan apakah bezanya dengan flip-flop
SR . Baiklah, Flip-flop JK beroperasi hampir sama dengan flip-flop
SR. Bezanya ialah flip-flop JK tidak mempunyai keadaan dilarang
(invalid).

Jadual kebenaran bagi flip-flop JK adalah sama seperti flip-flop SR
kecuali pada masukan J = K = 1, flip-flop ini akan berada didalam
keadaan togol. Togol adalah satu keadaan dimana keluaran flip-flop
akan bertukar dari 1 ke 0 dan sebaliknya bila jam diberikan. Keadaan
ini berlaku jika masukan J dan K adalah 1 pada masa yang sama.
Flip-flop JK adalah flip-flop universal kerana flip-flop JK boleh
dibinakan menjadi flip-flop D dan T. Kegunaan flip-flop JK adalah
sebagai pembilang dan pendaftar apabila beberapa flip-flop
digabungkan.
Rajah 4.6 menunjukkan litar logik flip-flop JK picuan pinggir positif.
Masukan J dan K beroperasi umpama masukan S(set) dan R(reset)
bagi flip-flop SR.

21

LITAR FLIP-FLOP DGI4043

J1 0 C Qt+1 = 1
A Qawal =0
1
clk 1 Q

K0 B 1D Q

Rajah 4.6: Litar Logik Flip-Flop JK Picuan Jam Pinggir Positif, Qawal = 1

Dengan merujuk kepada rajah 4.6, kita anggapkan keadaan awal
flip-flop ialah dalam keadaan RESET, Qt = 0, masukan J ialah logik 1
dan K ialah logik 0. Apabila jam pinggir positif yang pertama
dikenakan, keluaran get NAND A adalah rendah (logik 0) dan
keluaran get NAND B adalah tinggi (logik 1). Oleh kerana masukan
get NAND C ialah logik 0 dan logik 1 maka keluarannya akan
menjadi tinggi, flip-flop sekarang berada dalam keadaan SET iaitu
keluaran selepas picuan jam, Qt+1 adalah tinggi. Keluaran get NAND
D pula rendah (logik 0), kerana kedua-dua masukan adalah tinggi.

Sekarang jika masukan J dan K rendah, dan keadaan awal flip-flop
adalah tinggi. Apabila picuan jam pinggir yang kedua dipicukan
keluaran get NAND A dan B akan tinggi kerana salah satu masukan
ialah logik 0. Keluaran Qawal akan disuapbalikkan kemasukan get
NAND D, maka keluaran, Q t+1 akan menjadi rendah dan seterusnya
keluaran, Qt+1 ialah tinggi.

Dengan bantuan dari pensyarah, cuba anda analisa rajah 4.6 bagi
keadaan masukan seterusnya

 J=0, K =1 dan denyut positif dikenakan, Qn+1 = 0
 J=1, K =1 dan denyut positif dikenakan, Qn+1 = 1

Keputusan yang seharusnya anda dapat adalah seperti jadual 4.5.

22

LITAR FLIP-FLOP DGI4043

Clk J Jadual 4.5 Qn Qt+1
0
0 K 0 0
1 0 1 1
1 1 0 0
0 1 0
1 0 1
1 1
0 1
1 0

Jadual 4.6: Jadual Kebenaran Flip-flop JK

Clk J K Qt+1
0 0 Qt (hold)
0 1 0 (reset)
1 0 1 (set)
1 1 Q t (toggle)

Simbol logik bagi flip-flop JK picuan pinggir positif dan picuan pinggir
negatif ditunjukkan pada rajah 4.7

JQ JQ
CK CK

KQ KQ
(a) (b)

Rajah 4.7: Simbol logik flip-flop JK : (a) picuan jam pinggir positif
(b)picuan jam pinggir negatif

Sekarang mari kita bersama-sama melihat contoh berikut

23

LITAR FLIP-FLOP DGI4043

Contoh 4.4

Lakarkan gelombang keluaran, Q jika diberi masukan jam, J dan K adalah seperti
berikut. Anggapkan keluaran Qawal=1.

Jam 1 4 3 4

J

K

Q Qawal R T H S

Operasinya adalah seperti berikut;

 Mula-mula kesemua masukan adalah 0 dan kita anggapkan Qawal = 1.
 Bila picuan jam positif diberikan, J = 0, K = 1, flip-flop akan diresetkan iaitu Q =

0.
 Bila picuan jam positif yang kedua, J = K = 1, ini menyebabkan flip-flop

ditogolkan kepada kedudukan yang bertentangan., iaitu Q = 1.

 Ketika picuan jam ke tiga , J = K = 0 maka flip-flop tidak akan bertukar keadaan.
Iaitu keluaran,Q = 1.

 Ketika picuan jam ke empat J = 1, K = 0, keadaan Q adalah 1 (iaitu flip-flop
disetkan).

4.4.3 Flip-flop JK dengan Masukan Tak segerak
Praset (Set) dan Clear (Reset)

Didalam perbincangan kita tentang flip-flop picuan pinggir, kita dapati
kesemua masukan S, R, J dan K akan memberi kesan ke atas flip-
flop serentak dengan picuan jam. Oleh itu masukan S, R, J dan K ini
kita rujuk sebagai masukan kawalan atau masukan segerak.

Jika anda pernah merujuk kepada buku data IC, maka anda akan
dapati kebanyakan flip-flop berjam mempunyai satu atau lebih
masukan tak segerak. Masukan tak segerak seperti praset dan clear
merupakan masukan yang lebih dominan berbanding dengan
masukan segerak dan jam. Dimana ianya dapat mengubah keadaan
flip-flop tanpa bergantung kepada masukan segerak dan jam. Oleh

24

LITAR FLIP-FLOP DGI4043

kerana flip-flop JK digunakan secara meluas, maka kita boleh
mendapatinya dipasaran dalam bentuk litar bersepadu (IC).
Diantaranya ialah IC 7476 (JK flip-flop dengan picuan pinggir negatif)
yang mempunyai masukan praset dan clear aktif rendah. Rajah 4.8
menunjukkan simbol logik masukan tak segerak bagi praset dan
clear aktif rendah. Jadual 4.7 pula menunjukkan keadaan flip-flop
untuk setiap keadaan masukan.

J PR Q NOTA
CK Jika masukan praset tinggi dan clear
rendah, keluaran Q=0
K CLR Q Apabila masukan praset rendah dan
R clear tinggi, keluaran Q=1

Rajah 4.8: Simbol Logik Flip-Flop JK Dengan Masukan Tak
Segerak Aktif Rendah

Jadual 4.7: Jadual Kebenaran Flip-Flop JK Dengan Preset Dan Clear Aktif Rendah

MASUKAN KELUARAN
Qt+1
KEADAAN Tak Segerak Segerak
1
set tak segerak preset clear J K Clk 0
reset tak segerak x Q t+1(invalid)
01 x x x Qt
tak dibenarkan x 0
hold 10 x x 1
reset Qt
set 00 x x
toggle
11 0 0
11 0 1
11 1 0
11 1 1

Untuk memperkukuhkan lagi kefahaman anda mengenai flip-flop JK
dengan masukan praset dan clear aktif rendah. Kita akan
membincangkan contoh rajah masa dibawah dengan keadaan
gelombang masukan yang diberi.

25

LITAR FLIP-FLOP DGI4043

Contoh 4.5

clk 143 45 6 7 8

Preset

Clear

J

K

Q

Jika anda perhatikan contoh 4.5, anda akan dapati bahawa keluaran awal flip-flop
adalah tinggi. Ini disebabkan masukan tak segerak praset diaktifkan iaitu menerima
logik 0 manakala masukan clear tidak aktif apabila ia menerima logik 1.

Mari kita mulakan dengan picuan jam yang pertama;
Kita boleh lihat yang masukan praset sekarang dalam keadaan rendah dan masukan
clear tinggi (masukan jam, J dan K tidak mempengaruhi keadaan flip-flop), maka
flip-flop sekarang berada dalam keadaan set.
Ketika picuan pinggir jam yang kedua, kedua-dua masukan praset dan clear adalah
tinggi maka keluaran flip-flop akan bergantung kepada keadaan masukan J dan K
atau kita boleh anggapkan bahawa sekarang flip-flop ini tiada masukan tak segerak
praset dan clear. Oleh kerana keadaan masukan J dan K adalah kedua-duanya
rendah, maka keadaan flip-flop tidak berubah, iaitu Q = ‘1’.

26

LITAR FLIP-FLOP DGI4043

AKTIVITI 4C

2.9 Lukiskan simbol dan litar untuk flip-flop JK.
2.10 Bagaimanakah cara sambungan yang perlu dilakukan supaya anda boleh

membina flip-flop JK jika diberi flip-flop SR berjam.

2.11 Lakarkan isyarat keluaran Q, daripada rajah masa yang diberikan seperti
berikut:-

Clk
J
K

2.12 Lakarkan simbol logik flip-flop JK serta labelkan dengan lengkap bagi
masukan J,K, praset, clear, jam dan keluaran Q dan Q .

2.13 Dengan menggunakan flip-flop JK cetusan pinggir positif dan masukan
praset dan clear aktif rendah, lakarkan isyarat keluaran Q, daripada rajah
masa yang diberikan pada rajah A4.14.

Clk
J
K

PR

CLR

Rajah A4.14

27

LITAR FLIP-FLOP DGI4043

MAKLUM BALAS 4C

4.10 Rujuk pada halaman 44 dan 43.
4.11 Sama seperti jawapan 4.9
4.12 Soalan tidak menyatakan picuan pinggir positif atau negatif, jika

menggunakan picuan pinggir positif dan anggapkan Qawal = 0.
Clk
J
K
Q s T RT T S

4.13 Rujuk halaman 45-46. R S CLR H S
4.14
Clk
J
K

PR

CLR

Q PR R PR H(PR)

28

LITAR FLIP-FLOP DGI4043

INPUT

4.4.4 Flip-Flop D

Flip-flop D dikenali sebagai flip-flop ‘Delay’ atau flip-flop ‘Data’ kerana
keupayaannya menyimpan data dan memindahkan maklumat
tersebut selepas menerima denyutan jam. Ia biasanya digunakan
didalam pembinaan alat daftar. Flip-flop ini boleh dibina
menggunakan flip-flop SR dan JK jika diantara masukan S dan R
atau J dan K disambungkan dengan inverter. Ini ditunjukkan dalam
rajah 4.8(a) dan 4.8(b) dimana flip-flop D hanya mempunyai dua
masukan iaitu D dan jam.

Masihkah anda ingat operasi flip-flop SR Berjam. Apabila masukan S
tinggi dan R rendah, apakah keluaran flip-flop ? Sudah pasti flip-flop
dalam keadaan set, Q = 1. Begitu juga dengan masukan S rendah
dan R tinggi, keadaan keluaran adalah reset, Q = 0.

Sekarang kita mulakan dengan rajah 4.8(a). Jika masukan D tinggi,
maka masukan S tinggi dan R rendah dengan itu keluaran flip-flop
tinggi (SET). Begitu juga jika masukan D rendah, masukan S akan
rendah dan R tinggi dengan itu keluaran flip-flop rendah (RESET).

Untuk rajah 4.8(b) pula, jika masukan D tinggi, ini bermakna
masukan J tinggi dan K rendah dengan itu keluaran flip-flop tinggi
(SET). Begitu juga jika masukan D rendah, masukan J akan rendah
dan K tinggi dengan itu keluaran flip-flop rendah (RESET).

D SQ D JQ DQ

EE

CK CK CK

RQ KQ Q

R(a) R(b) (c)

Rajah 4.8 : Simbol Logik Bagi Flip-Flop D
(a)Menggunakan Flip-Flop SR (b) : Menggunakan Flip-Flop JK(c) Am

29

LITAR FLIP-FLOP DGI4043

Dari analisa di atas jadual kebenaran flip-flop D ditunjukkan dalam
jadual 4.8. Sebagai kesimpulan kita dapati keadaan keluaran adalah
sama seperti masukan.

Jadual 4.8 : Jadual Kebenaran flip-flop D

Clk D Qt+1

00

11

Untuk memantapkan lagi kefahaman anda, kita akan sama-sama
membincang contoh rajah masa berikut.

Contoh 4.6 :
Lukiskan gelombang keluaran flip-flop D jika diberi masukan seperti di bawah.
Anggapkan Qawal = 1.

Klok 1 4 3 4 5

D

Penyelesaian

Q

4.4.5 Flip-Flop T

Flip-flop T sering digunakan didalam rekabentuk litar pembilang. Jika
D maksudnya data, T pula untuk togol. Keadaan togol umpama
operasi get NOT, iaitu apabila masukan T tinggi keluaran selepas
(Qn+1) akan berlawanan dengan keadaan keluaran sebelum (Qn).
Flip-flop T boleh dibina menggunakan flip-flop JK jika masukan J
dan K dipintaskan. Ini ditunjukkan dalam rajah 4.9(a).

Mari kita melihat rajah 4.9(a). Jika masukan T tinggi, maka masukan
J dan K tinggi dengan itu keluaran flip-flop tinggi (SET) sekiranya
keluaran sebelum adalah rendah jika keluaran sebelum rendah

30

LITAR FLIP-FLOP DGI4043

keluaran selepas ditogol ke tinggi. Jika masukan T rendah, masukan
J dan K rendah dengan itu keluaran flip-flop tidak berubah dari
keluaran sebelum. Keputusan ini dapat diringkaskan seperti dalam
jadual 4.9.

T JQ TQ
CK CK

KQ Q

(a) R (b)

Rajah 4.9 : Simbol logik flip-flop T: (a) Menggunakan Flip-Flop JK
(b) Picuan Klok Pinggir Negatif

Jadual 4.9 : Jadual kebenaran flip-flop T

Clk T Qt+1

0 Qt (hold)
1 Q t (toggle)

Bagi memperkukuhkan lagi kefahaman anda, mari kita akan
bincangkan contoh rajah masa berikut.

Contoh 4.7 :

Lakarkan gelombang keluaran flip-flop T jika diberi masukan seperti di bawah.
Anggapkan Qawal = 1.

Klok 1 4 3 4 5

T

Penyelesaian

Q hold togol hold togol togol

31

LITAR FLIP-FLOP DGI4043

Jika anda berpuas hati dan yakin dengan kefahaman
anda, sila lakukan aktiviti berikut. Sekiranya anda
masih ragu-ragu, ulang kembali input ini.

AKTIVITI 4D

2.14 Lukiskan simbol flip-flop D dan flip-flop T.

2.15 Terangkan bagaimana flip-flop JK dapat diubahsuai menjadi flip-flop D dan
T.

2.16 Berdasarkan masukan klok dan D yang diberi oleh bentuk gelombang
dibawah, dapatkan keluaran Q dengan menganggap keadaan awal ialah
SET.

klok

D

2.17 Lukiskan keluaran bagi flip-flop berikut berdasarkan masukan jam dan
masukan yang diberi dalam rajah dibawah.

a) Jika masukan dan masukan jam diberi kepada ff D berpicuan pinggir
positif.

b) Jika masukan dan masukan jam diberi kepada masukan T berpicuan
pinggir negatif.

Jam 32
masukan

LITAR FLIP-FLOP DGI4043

33

LITAR FLIP-FLOP DGI4043

MAKLUM BALAS 4D

4.15 Rujuk pada halaman 47 dan 49

4.16 Rujuk pada halaman 47 dan 48.

4.17 Jika anda memberi picuan pinggir negatif gelombang keluaran akan
menjadi;

klok
D
Q

4.16 Untuk penyelesaian di bawah, Qawal dianggapkan 1.

Jam
masukan
QD
QT

34

LITAR FLIP-FLOP DGI4043

PENILAIAN KENDIRI

UNTUK MENGUKUR PRESTASI ANDA, ANDA MESTILAH
MENJAWAP SEMUA SOALAN PENILAIAN KENDIRI INI UNTUK
DINILAI OLEH PENSYARAH ANDA.

1 Takrifkan flip-flop dan berikan tiga kegunaannya.
2 Nyatakan perbezaan antara masukan tak segerak dan masukan segerak.
3 Binakan litar flip-flop SR daripada get NAND dan get NOR. Sertakan jadual

kebenaran bagi kedua-dua litar ini.
4 Lakarkan simbol dan litar untuk flip-flop SR berjam, JK, D dan T.
5 Tunjukkan perbezaan diantara picuan pinggir positif dan picuan pinggir negatif

dengan menggunakan rajah masa dari flip-flop SR berjam.

Clk
J
K

Rajah S5

6. Lukiskan simbol logik flip-flop D menggunakan flip-flop SR dan flip-flop JK.

7. Berdasarkan masukan jam picuan pinggir negatif dan D yang diberi oleh bentuk
gelombang rajah S7, dapatkan keluaran Q dengan menganggap keadaan awal
ialah RESET.

35

LITAR FLIP-FLOP DGI4043

klok

D
Rajah S7

8. Lukiskan rajah masa flip-flop JK jam pinggiran positif dengan masukan tak
segerak preset dan clear aktif rendah.

clk 143 45 6 7 8

Preset

Clear

J

K

Q

9. Jika litar diberi masukan seperti rajah S9, lakarkan rajah masa bagi keluaran Q1
dan Q4. Keadaan asal Q1 adalah 1 dan Q4 = 0.

1 D Q4

J Q1

clk
K Q1

Rajah S9

Clk
D
Q1
Q4

36

LITAR FLIP-FLOP DGI4043

MAKLUM BALAS

MAKLUMBALAS UNTUK
PENILAIAN KENDIRI AKAN
DIJELASKAN OLEH PENSYARAH
ANDA SELEPAS BELIAU
MENYEMAKNYA………!

37