แผนการจัดการเรียนรู้-วงจรไอซี

ท่ีขา 7 ของไอซเี บอร์ NE565 เป็นทางออกของสัญญาณเอฟเอ็ม (FM Output) จะเกดิ ขึน้ ไดเ้ ม่ือมสี ญั ญาณ FM ขบั
ไปที่อินพุตของภาคเฟสดีเทก็ เตอรบ์ รเิ วณขา 2 กับขา 3 ของไอซีเฟสล็อกลปู ดงั กลา่ ว

รปู ภาพแสดงบลอ็ กไดอะแกรมภายในไอซเี บอร์ NE565
จากรูปภาพแสดงโครงสร้างบล็อกไดอะแกรมและตาแหน่งขาไอซเี บอร์ NE565 มรี ายละเอียด ดังนี้

ขา 1 ทาหน้าทีร่ ับแรงดนั ไฟฟา้ -VCC หรอื กราวด์ของระบบขา
2 กบั ขา 3 ทาหน้าทตี่ รวจจบั สัญญาณอินพตุ (Detector Input)
ขา 4 ทาหน้าทเี่ ป็นเอาต์พตุ ของ VCO (VCO Output)
ขา 5 ทาหน้าที่เป็นอนิ พตุ ของ VCO เพอ่ื จะสง่ เขา้ ท่เี ฟสดเี ท็กเตอร์ (Phase Detector VCO Input)
ขา 6 ทาหน้าทเ่ี ป็นจดุ อา้ งองิ เอาตพ์ ุต (Reference Output)

ขา 7 ทาหน้าท่ีเป็น VCO ควบคมุ แรงดันไฟฟ้า (VCO Control Voltage)
ขา 8 กับขา 9 ทาหน้าท่ีเป็นตัวตา้ นทานเวลา (Timing Resistor) กับตัวเก็บประจุไฟฟา้ เวลา

(Timing Capacitor) เพื่อกาหนดความถ่ีฟรีรนั นงิ่ ของ VCO
ขา 10 ทาหน้าทร่ี ับแรงดันไฟฟ้า + VC มีคา่ เทา่ กับ +12 V
ขา 11, 12, 13 และ 14 ทาหน้าที่ไม่ต่อใช้งาน (Not Connected)
วงจรเฟสลอ็ กลปู จึงมหี น้าที่ล็อกความถ่ีอยา่ งคงทใี่ ห้กับระบบ ส่งผลให้ความถ่ีเอาตพ์ ตุ มีค่าคงทีถ่ ึงแมว้ ่าความถ่ี
อินพตุ จะเปล่ียนแปลงไป อยา่ งไรกต็ ามระบบ PLL กจ็ ะตอ้ งมีการกาหนดหรือเลือกใช้ตวั ต้านทานเวลา (Timing
Resistor, RT) กบั ตวั เกบ็ ประจุไฟฟ้าเวลา (Timing Capacitor, CT) อยา่ งเหมาะสมและถูกตอ้ งดว้ ย