SR FLIP- FLOP TOPIK 4
APLIKASI GET LOGIK PENGENALAN Jurutera-jurutera telah mengklasifikasikan litar logik kepada dua kumpulan, di mana kumpulan pertama dikenali sebagai litar logik gabungan dan kumpulan yang kedua dikenali sebagai litar logik berjujukan. Litar get logik mampu untuk membentuk litar pengkod, penyahkod, pemultipleks dan penyahmultipleks. Litar logik yang mempunyai kendalian sebegini merupakan litar logik gabungan, di mana ia berkendali dengan bergantung kepada keadaan masukan pada masa itu sahaja dan tidak pada masukan dan keluaran sebelumnya. Keadaan ini adalah berbeza bagi litar logik berjujukan di mana ia mempunyai ciri-ciri ingatan. Dengan itu ia berupaya menyimpan data binari yang telah dimasukkan. Selain dikenali sebagai litar logik berjujukan, litar logik ini juga dikenali sebagai litar Flip-Flop, kerana ia boleh flipped kepada keadaan set iaitu menyimpan binari “1” atau flopped kepada keadaan reset iaitu menyimpan binari “0”. Tahukah anda bahawa litar kecil ini merupakan asas kepada sistem ingatan di dalam komputer peribadi anda. TEORI Litar Flip-Flop SR (SET-RESET) ialah suatu litar logik berjujukan yang berupaya menyimpan satu bit data. Ia boleh menyimpan samada binari “1” atau binari “0” kerana litar ini mempunyai dua keadaan stabil iaitu SET dan RESET. Apabila suatu litar Flip-Flop itu diflip ke keadaan SET (di mana ia menyimpan binari 1) atau diflop ke keadaan RESET (di mana ia menyimpan binari 0), keluaran litar tersebut akan kekal (latched/locked) selagi ia diberikan bekalan kuasa. Litar FlipFlop SR dapat dibentuk dengan menggunakan Get Tak Dan (NAND Get) atau Get Tak Atau (NOR Get). Sambungan yang menggunakan Get Tak Atau (NOR Get) adalah di dalam aktif tinggi, iaitu keluarannya akan di set ke “1” apabila masukan mendapat logik “1”. Sementara bagi Get Tak Dan (NAND Get) adalah aktif rendah, iaitu masukan perlu diberi logik “0” apabila keluaran hendaklah di set ke logik “1”.
LITAR FLIP-FLOP SR AKTIF TINGGI Bagi Litar Flip-Flop SR Aktif Tinggi ini mempunyai dua masukan iaitu R yang mewakili RESET dan S yang mewakili SET. Ia juga mempunyai dua keluaran iaitu Q dan Q’. Merujuk pada Rajah 2.1 merupakan Litar Flip-Flop SR Aktif Tinggi. Rajah 2.1: Litar Flip-Flop SR Aktif Tinggi Mari kita bina Jadual Kebenaran berdasarkan Rajah 2.1 MENGGARKAN KELUARAN BAGI Q DAN Q’ BAGAIMANA UNTUK MEMBINA JADUAL KEBENARAN S=0 dan R=0 & Q=0 dan Q=1 Merujuk pada Rajah 2.2 yang menunjukkan operasi Litar Flip-Flop SR dalam keadaan tersebut.
Apabila msukan S dan R dalam keadaan 0, Get NOR B akan mendapat masukan 0,0. Manakala Get NOR A akan mendapat masukan 0,1. Keluaran Q = 1. Logik “1” ini akan disuapbalik ke masukan Get NOR A. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NOR B. Bagi keluaran R akan menjadi “0” maka keluaran Q = 0 Bagi keluaran S akan menjadi “1” maka keluaran Q = 1 Rajah 2.2: Litar Flip-Flop SR dalam keadaan S=0 dan R=0 S=0 dan R=1 & Q=1 dan Q=0 Rajah 2.3: Litar Flip-Flop SR dalam keadaan S=0 dan R=1 Merujuk pada Rajah 2.3 yang menunjukkan operasi Litar Flip-Flop SR dalam keadaan tersebut.
Apabila masukan S dan R di dalam keadaan S=0 dan R=1. Get NOR A akan mendapat masukan 1,0. Manakala Get NOR B akan mendapat masukan 0,0. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NOR A. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NOR B. Bagi keluaran R akan menjadi “0” maka keluaran Q = 0 Bagi keluaran S akan menjadi “1” maka keluaran Q = 1 S=1 dan R=0 & Q=1 dan Q=0 Merujuk pada Rajah 2.4 yang menunjukkan operasi Litar Flip-Flop SR dalam keadaan tersebut. Rajah 2.4: Litar Flip-Flop SR dalam keadaan S=1 dan R=0 Apabila masukan S dan R di dalam keadaan S=1 dan R=0. Get NOR A akan mendapat masukan 0,0. Manakala Get NOR B akan mendapat masukan 1,1. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NOR A. Keluaran Q = 1. Logik “1” ini akan disuapbalik ke masukan Get NOR B. Bagi keluaran R akan menjadi “0” maka keluaran Q = 1 Bagi keluaran S akan menjadi “1” maka keluaran Q = 0
S=1 dan R=1 & Q=1 dan Q=0 Rajah 2.5: Litar Flip-Flop SR dalam keadaan S=1 dan R=1 Merujuk pada Rajah 2.5 yang menunjukkan operasi Litar Flip-Flop SR dalam keadaan tersebut. Apabila masukan S dan R di dalam keadaan S=1 dan R=1. Get NOR A akan mendapat masukan 1,0. Manakala Get NOR B akan mendapat masukan 0,1. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NOR A. Keluaran Q = 1. Logik “1” ini akan disuapbalik ke masukan Get NOR B. Bagi keluaran R akan menjadi “0” maka keluaran Q = 0 Bagi keluaran S akan menjadi “0” maka keluaran Q = 0 Setelah kita menyelesaikan keempat-empat situasi di atas, dapat dirumuskan bahawa Jadual Kebenaran bagi Litar Flip-Flop SR Aktif Tinggi adalah seperti Jadual 2.1 dibawah. S R Q Q Operasi 0 0 Q Q Tidak Berubah (H) 0 1 0 1 Reset (R) 1 0 1 0 Set (S) 1 1 0 0 Dilarang (INVALID) Jadual 2.1: Jadual Kebenaran Litar Flip-Flop SR Aktif Tinggi
LITAR FLIP-FLOP SR AKTIF RENDAH Terdapat sedikit perbezaan di antara Litar Flip-Flop SR Aktif Tinggi dan Litar Flip-Flop SR Aktif Rendah di mana, bagi Litar Flip-Flop SR Aktif Rendah menggunakan Get Tak Dan (NAND Get) dalam pengoperasiannya. Ia juga mempunyai masukan S dan R serta dua keluaran Q dan Q’ dalam kendalian nya. Litar Flip-Flop SR Aktif Rendah sama seperti Litar Flip-Flop SR Aktif Tinggi, yang membezakannya adalah Get Logik yang digunakan sahaja. Merujuk pada Rajah 2.6 menunjukkan Litar Flip-Flop SR Aktif Rendah. Rajah 2.6: Litar Flip-Flop SR Aktif Rendah Mari kita bina Jadual Kebenaran berdasarkan Rajah 2.6 MENGGARKAN KELUARAN BAGI Q DAN Q’ BAGAIMANA UNTUK MEMBINA JADUAL KEBENARAN S=0 dan R=0 & Q=0 dan Q=1 Merujuk pada Rajah 2.7 yang menunjukkan operasi Litar Flip-Flop SR dalam keadaan tersebut.
0 0 0 1 Rajah 2.7: Litar Flip-Flop SR dalam keadaan S=0 dan R=0 Apabila masukan S dan R di dalam keadaan S=0 dan R=0. Get NAND A akan mendapat masukan 0,1. Manakala Get NOR B akan mendapat masukan 0,0. Keluaran Q = 1. Logik “1” ini akan disuapbalik ke masukan Get NAND A. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NAND B. Bagi keluaran R akan menjadi “0” maka keluaran Q = 1 Bagi keluaran S akan menjadi “0” maka keluaran Q = 1 A B 1 0 S=0 dan R=1 & Q=1 dan Q=0 Merujuk pada Rajah 2.8 yang menunjukkan operasi Litar Flip-Flop SR dalam keadaan tersebut. 0 1 1 0 A B 0 1 Rajah 2.8: Litar Flip-Flop SR dalam keadaan S=0 dan R=1
Apabila masukan S dan R di dalam keadaan S=0 dan R=1. Get NAND A akan mendapat masukan 0,0. Manakala Get NOR B akan mendapat masukan 1,1. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NAND A. Keluaran Q = 1. Logik “1” ini akan disuapbalik ke masukan Get NAND B. Bagi keluaran R akan menjadi “0” maka keluaran Q = 0 Bagi keluaran S akan menjadi “0” maka keluaran Q = 1 S=1 dan R=0 & Q=0 dan Q=1 1 0 0 1 A B 1 0 Rajah 2.9: Litar Flip-Flop SR dalam keadaan S=1 dan R=0 Merujuk pada Rajah 2.9 yang menunjukkan operasi Litar Flip-Flop SR dalam keadaan tersebut. Apabila masukan S dan R di dalam keadaan S=1 dan R=0. Get NAND A akan mendapat masukan 1,1. Manakala Get NOR B akan mendapat masukan 0,0. Keluaran Q = 1. Logik “1” ini akan disuapbalik ke masukan Get NAND A. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NAND B. Bagi keluaran R akan menjadi “0” maka keluaran Q = 1 Bagi keluaran S akan menjadi “0” maka keluaran Q = 0
S=1 dan R=1 & Q=0 dan Q=1 Merujuk pada Rajah 2.10 yang menunjukkan operasi Litar Flip-Flop SR dalam keadaan tersebut. 1 1 0 1 A B 1 0 Rajah 2.10: Litar Flip-Flop SR dalam keadaan S=1 dan R=1 Apabila masukan S dan R di dalam keadaan S=1 dan R=1. Get NAND A akan mendapat masukan 1,1. Manakala Get NOR B akan mendapat masukan 0,1. Keluaran Q = 1. Logik “1” ini akan disuapbalik ke masukan Get NAND A. Keluaran Q = 0. Logik “0” ini akan disuapbalik ke masukan Get NAND B. Bagi keluaran R akan menjadi “0” maka keluaran Q = 1 Bagi keluaran S akan menjadi “0” maka keluaran Q = 0 Setelah kita menyelesaikan keempat-empat situasi di atas, dapat dirumuskan bahawa Jadual Kebenaran bagi Litar Flip-Flop SR Aktif Tinggi adalah seperti Jadual 2.2 dibawah. S R Q Q Operasi 0 0 1 1 Dilarang (INVALID) 0 1 1 0 Set (S) 1 0 0 1 Reset (R) 1 1 Q Q Tidak Berubah (H) Jadual 2.2: Jadual Kebenaran Litar Flip-Flop SR Aktif Rendah
UJIKAJI 4: LITAR SR FLIP-FLOP
LITAR SR FLIPFLOP Membina Litar SR Flip-Flop, melengkapkan Jadual Kebenaran dan melukis gambarajah pemasaan. Objektif Pembelajaran Membina dan menyambung Litar SR Flip-Flop dengan betul dan tepat. Menguji kendalian Litar SR Flip-Flop yang dibina. Merekod hasil keputusan yang diterima pada jadual yang disediakan. Melukis gambarajah pemasaan dengan betul dan tepat Aspek Keselamatan Mengamalkan sikap bertanggungjawab menjaga peralatan dan bahan dengan baik. Mengemas dan membersihkan alatan dan kawasan kerja. Menepati masa yang ditetapkan.
Bil. Peralatan Kuantiti 1 Litar bersepadu (IC) Get Logik Asas -7400 (Get TAK DAN) 1 2 Trainer Digital 1 3 Papan projek 1 4 Kabel penyambung - 5 Komputer riba 1 6 Perisian Multisim - Langkah Kerja Peralatan & Bahan Anda dikehendaki untuk melukis litar skematik bagi Litar SR Flip-Flop di perisian Multisim merujuk seperti Rajah 5.1 dengan lengkap. Jadual 4.1: Senarai Peralatan dan Bahan Rajah 5.1:Litar SR Flip-Flop
Uji dan catat hasil keluaran yang diperoleh pada Jadual Kebenaran Litar SR Flip-Flop. Imbas bagi melihat bagaimana pemasangan litar pada Multisim Imbas bagi melihat keputusan keluaran yang diperoleh Multisim Anda dikehendaki memasang Litar SR Flip-Flop di papan projek dengan merujuk pada Rajah 5.2 iaitu Litar Skematik SR Flip-Flop. Rajah 5.2: Litar Skematik SR Flip-Flop
Uji dan catat keluaran yang diperoleh pada Jadual Kebenaran Litar SR Flip-Flop. Imbas bagi melihat bagaimana pemasangan litar pada Papan litar Sambungan Litar SR Flip-Flop yang telah siap dipasang pada papan projek akan terlihat seperti Rajah 5.3 iaitu Sambungan Litar SR Flip-Flop di atas Papan Projek. Imbas bagi melihat keputusan keluaran yang diperoleh dari papan litar
Membandingkan kedua-dua ujian. Setelah selesai melakukan ujikaji, pelajar dikehendaki untuk melukis Gambarajah Pemasaan bagi Litar SR Flip-Flop berdasarkan hasil keluaran yang diperoleh di ruangan yang disediakan. SUDUT INFO Pastikan pelajar menyambung VCC dan GND pada IC Gate Logik Asas
S R JAM Q Q 0 0 1 0 1 1 1 0 1 1 1 1 Jadual Kebenaran Litar SR Flip-Flop Gambarajah Pemasaan bagi Litar SR Flip-Flop SELAMAT MENJAWAB
JK FLIP- FLOP TOPIK 5
APLIKASI GET LOGIK PENGENALAN JK Flop-Flop terdapat dalam bentuk litar bersepadu IC dan lebih sering digunakan berbanding dengan SR Flip-Flop. Tetapi, memahami kendalian bagi SR Flip-Flop adalah penting kerana, JK Flip-Flop terhasil daripada SR Flip-Flop. JK Flip-Flop beroperasi hampir sama dengan SR Flip-Flop, perbezaannya adalah JK Flip-Flop tidak mempunyai keadaan dilarang (INVALID). Jadual Kebenaran bagi JK Flip-Flop sama seperti SR Flip-Flop kecuali pada masukan J =1 dan K = 1, jika keadaan ini berlaku, JK Flip-Flop akan berada dalam keadaan Togol. Togol adalah satu keadaan di mana keluaran Flip-Flop akan bertukar dari 1 ke 0 dan sebaliknya bila jam diberikan. Kegunaan JK Flip-Flop sering digunakan sebagai pembilang dan pendaftaran apabila beberapa Flip-Flop digabungkan. TEORI Kendalian operasi JK Flip-Flop hampir sama seperti SR Flip-Flop, merujuk Rajah 2.1 merupakan Litar Logik JK Flip-Flop Picuan Pinggir Positif. Di mana masukan J dan K beroperasi umpama masukan S (SET) dan R (RESET) bagi SR Flip-Flop. Rajah 2.1: Litar Logik JK Flip-Flop Picuan Pinggir Positif
LITAR FLIP-FLOP JK PICUAN PINGGIR POSITIF Mari kita pelajari kendalian JK Flip-Flop Merujuk pada Rajah 2.2, kita anggapkan keadaan awal Flip-Flop iadalah dalam keadaan Q=1, Q= 0 dan masukan bagi J = 1 dan K = 0. Rajah 2.2: Litar Logik JK Flip-Flop Picuan Pinggir Positif Apabila jam (CLK) = 1, Q = 0 dan Q’ = 1, J=1 K=0 Masukan bagi Get Tak Dan A (NAND Get) = 0,1,1 maka keluaran adalah 0. Masukan bagi Get Tak Dan C (NAND Get) akan menjadi 0,1. Keluaran bagi Q = 0 Masukan bagi Get Tak Dan B (NAND Get) = 1,0,1 maka keluaran adalah = 0 Masukan bagi Get Tak Dan D (NAND Get) = 0,0. Keluaran bagi Q = 0 Menggunakan Jadual Kebenaran NAND Gate 2 masukan dan 3 masukan Dalam keadaan RESET
Seterusnya, jika masukan J = 0 dan K =0, dan keadaan awal Flip-Flop adalah Q=1, Q= 0. Kendalian bagi operasi tersebut dapat digambarkan pada Rajah 2.3. 0 0 0 1 Rajah 2.3: Litar Logik JK Flip-Flop J = 0 dan K = 0 Apabila jam (CLK) = 1, Q = 0 dan Q’ = 1 , J=0 K=0. Masukan bagi Get Tak Dan A (NAND Get) = 0,0,1 maka keluaran adalah 0. Masukan bagi Get Tak Dan C (NAND Get) akan menjadi 0,1. Keluaran bagi Q = 0 Masukan bagi Get Tak Dan B (NAND Get) = 1,0,1 maka keluaran adalah = 0 Masukan bagi Get Tak Dan D (NAND Get) = 0,0. Keluaran bagi Q = 0 Menggunakan Jadual Kebenaran NAND Gate 2 masukan dan 3 masukan Dalam keadaan HOLD
Seterusnya, jika masukan J = 0 dan K =1, dan keadaan awal Flip-Flop adalah Q=1, Q= 0. Kendalian bagi operasi tersebut dapat digambarkan pada Rajah 2.4. 0 1 0 1 Rajah 2.4: Litar Logik JK Flip-Flop J = 0 dan K = 1 Apabila jam (CLK) = 1, Q = 0 dan Q’ = 1 , J=0 K=1. Masukan bagi Get Tak Dan A (NAND Get) = 0,0,1 maka keluaran adalah 0. Masukan bagi Get Tak Dan C (NAND Get) akan menjadi 0,1. Keluaran bagi Q = 0 Masukan bagi Get Tak Dan B (NAND Get) = 1,1,1 maka keluaran adalah = 0 Masukan bagi Get Tak Dan D (NAND Get) = 0,0. Keluaran bagi Q = 1 Menggunakan Jadual Kebenaran NAND Gate 2 masukan dan 3 masukan Dalam keadaan SET
Seterusnya, jika masukan J = 1 dan K =1, dan keadaan awal Flip-Flop adalah Q=1, Q= 0. Kendalian bagi operasi tersebut dapat digambarkan pada Rajah 2.5. 1 1 0 1 Rajah 2.5: Litar Logik JK Flip-Flop J = 1 dan K = 1 Apabila jam (CLK) = 1, Q = 0 dan Q’ = 1 , J=1 K=1. Masukan bagi Get Tak Dan A (NAND Get) = 0,1,1 maka keluaran adalah 0. Masukan bagi Get Tak Dan C (NAND Get) akan menjadi 0,1. Keluaran bagi Q = 0 Masukan bagi Get Tak Dan B (NAND Get) = 1,1,1 maka keluaran adalah = 0 Masukan bagi Get Tak Dan D (NAND Get) = 0,0. Keluaran bagi Q = 1 Menggunakan Jadual Kebenaran NAND Gate 2 masukan dan 3 masukan Dalam keadaan TOGGLE
CLK J K Qt+1 0 0 Qt (HOLD) 0 1 0 (RESET) 1 0 1 (SET) 1 1 Q (TOGGLE) Berdasarkan kepada situasi diatas, dapat dirumuskan pada dalam Jadual 2.1 iaitu Jadual Kebenaran JK Flip-Flop. Jadual 2.1: Jadual Kebenaran JK Flip-Flop JK Flip-Flop terdapat dalam dua jenis, iaitu dalam Picuan Jam Pinggir Positif dan Picuan Jam Pinggir Negatif. Kedua-dua picuan ini mempunyai kendalian hampir sama, dan berbeza dari segi simbol logik nya. Merujuk Rajah 2.6 menunjukkan Simbol Logik Flip-Flop Pinggir Positif dan Pinggir Negatif. (a) (b) Rajah 2.6: Simbol Logik Flip-Flop Picuan Pinggir Positif (a) dan Picuan Pinggir Negatif (b)
Keadaan Preset Clear J K CLK Qt+1 Set Tidak Segerak 0 1 x x x 1 Reset Tidak Segerak 1 0 x x x 0 Tidak Dibenarkan 0 0 x x x Qt+1 (Invalid) Hold 1 1 0 0 Qt Reset 1 1 0 1 0 Set 1 1 1 0 1 Toggle 1 1 1 1 Qt JK Flip-Flop Picuan Pinggir Positif juga dikenali sebagai Masukan Segerak, di mana kesemua masukan S, R, J dan K akan memberi kesan ke atas Flip-Flop serentak dengan picuan jam. Jika anda merujuk pada sudut info, helaian data bagi litar bersepadu Flip-Flop mempunyai satu atau lebih masukan tidak segerak. Masukan tidak segerak ini adalah seperti PraSET dan CLEAR di mana ia menggunakan Logik Get Flip-Flop Picuan Pinggir Negatif. Ia beroperasi dengan mengubah keadaan Flip-Flop tanpa bergantung kepada masukan segerak dan jam. Merujuk pada Rajah 2.7 merupakan simbol bagi Logik Flip-Flop JK dengan Masukan Tak Segerak Aktif Rendah. Manakala bagi kendalian Logik Flip-Flop JK dengan Masukan Tak Segerak Aktif Rendah dapat dirujuk pada Jadual 2.2 iaitu Jadual Kebenaran Logik Flip-Flop JK dengan Masukan Tak Segerak Aktif Rendah. Rajah 2.7: Simbol Logik Flip-Flop JK dengan Masukan Tak Segerak Aktif Rendah Jadual 2.2: Jadual Kebenaran Logik Flip-Flop JK dengan Masukan Tak Segerak Aktif Rendah
UJIKAJI 5: LITAR JK FLIP-FLOP
LITAR SR FLIPFLOP Membina Litar JK Flip-Flop dan melengkapkan Jadual Kebenaran bagi litar JK Flip-Flop. Objektif Pembelajaran Mengenalpasti fungsi Litar JK Flip-Flop dengan baik. Menguji litar berdigit yang mengandungi komponen JK Flip-Flop dengan betul dan mengikut SOP yang betul. Merekod hasil keputusan yang diperolehi pada Jadual Kebenaran yang disediakan. Aspek Keselamatan Mengamalkan sikap bertanggungjawab menjaga peralatan dan bahan dengan baik. Mengemas dan membersihkan alatan dan kawasan kerja. Menepati masa yang ditetapkan.
Bil. Peralatan Kuantiti 1 Litar bersepadu (IC) Get Logik Asas -74LS73 (JK Flip-Flop) 1 2 Trainer Digital 1 3 Papan projek 1 4 Kabel penyambung - 5 Komputer riba 1 6 Perisian Multisim - Langkah Kerja Peralatan & Bahan Anda dikehendaki untuk melukis litar skematik bagi Litar JK Flip-Flop di perisian Multisim merujuk seperti Rajah 5.1 dengan lengkap. Jadual 4.1: Senarai Peralatan dan Bahan Rajah 5.1: Litar JK Flip-Flop
Uji dan catat hasil keluaran yang diperoleh pada Jadual Kebenaran Litar JK Flip-Flop. Imbas bagi melihat bagaimana pemasangan litar pada Multisim Imbas bagi melihat keputusan keluaran yang diperoleh Multisim Anda dikehendaki memasang Litar JK Flip-Flop di papan projek dengan merujuk pada Rajah 5.2 iaitu Litar Skematik JK Flip-Flop. Rajah 5.2: Litar Skematik JK Flip-Flop
Uji dan catat keluaran yang diperoleh pada Jadual Kebenaran Litar JK Flip-Flop. Imbas bagi melihat bagaimana pemasangan litar pada Papan litar Sambungan Litar JK Flip-Flop yang telah siap dipasang pada papan projek akan terlihat seperti Rajah 5.3 iaitu Sambungan Litar JK Flip-Flop di atas Papan Projek. Imbas bagi melihat keputusan keluaran yang diperoleh dari papan litar Rajah 5.3: Sambungan Litar JK Flip-Flop di atas Papan Projek
Membandingkan kedua-dua ujian. SUDUT INFO Pastikan pelajar menyambung VCC (4) dan GND (11) pada IC Gate Logic Asas
Pembolehubah A B LED 1 Q1 LED 2 Q2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 1 Jadual Kebenaran Litar JK Flip-Flop Selamat Menjawab
D FLIP- FLOP TOPIK 6
D FLIP-FLOP PENGENALAN Litar D dikenali sebagai Flip-Flop Delay atau Flip-Flop Data kerana ia mempunyai keupayaan dalam menyimpan data dan memindahkan maklumat tersebut selepas menerima denyutan jam. ia biasanya digunakan di dalam pembinaan alat daftar. D Flip-Flop ini dibina menggunakan Flip-Flop SR dan JK, di mana di antara masukan S dan R atau J dan K disambungkan dengan interver. Di mana D Flip-Flop mempunyai dua masukan iaitu D dan Jam(Clk). TEORI Simbol bagi D Flip-Flop dapat dirujuk pada Rajah 2.1. D Flip-Flop terdapat dalam bentuk SR Flip-Flop dan JK Flip-Flop. Simbol bagi kedua sambungan Flip-Flop tersebut dapat dirujuk pada Rajah 2.2 iaitu D Flip-Flop menggunakan SR Flip-Flop dan pada Rajah 2.3 merupakan simbol bagi D- Flip-Flop menggunakan JK Flip-Flop. Rajah 2.1: Simbol D Flip-Flop
Rajah 2.2: D Flip-Flop menggunakan SR Flip-Flop Rajah 2.3: D- Flip-Flop menggunakan JK Flip-Flop Bagaimana Logik Gate D beroperasi?
Rajah 2.4: D- Flip-Flop menggunakan SR Flip-Flop Kendalian bagi D Flip-Flop adalah sama seperti kendalian operasi SR Flip-Flop jika menggunakan asas litar SR Flip-Flop. Merujuk Rajah 2.4 kendalian litar adalah seperti berikut: Apabila masukan S dalam keadaan Tinggi “1” dan masukan R dalam keadaan rendah “0” Keluaran yang akan diperoleh adalah dalam keadaan SET, di mana Q = 1. Apabila masukan S dalam keadaan Rendah “0” dan masukan R dalam keadaan Tinggi “1” Keluaran yang diperoleh akan menjadi Q = 0 atau dalam keadaan RESET. Sekarang saya sudah tahu. Bagaimana pula dengan jenis JK flip-flop
CLK D Qt+1 0 0 1 1 keluaran yang akan diperoleh adalah Rendah “0” atau dalam keadaan RESET iaitu Q = 0. Rajah 2.5: D- Flip-Flop menggunakan SR Flip-Flop Kendalian bagi D Flip-Flop adalah sama seperti kendalian operasi JK Flip-Flop jika menggunakan asas litar JK Flip-Flop. Merujuk Rajah 2.5 kendalian litar adalah seperti berikut: Apabila masukan yang di terima pada J dan K dalam keadaan Rendah “0” dan masukan D dalam keadaan Tinggi “1”, Keluaran yang akan diperoleh adalah dalam keadaan Tinggi “1” iaitu berada dalam keadaan SET iaitu Q = 1. Jika masukan D dalam keadaan Rendah “0” dan masukan J dalam keadaan Rendah “0” dan K dalam keadaan Tinggi “1”. Pengoperasaian ini dapat di jadualkan seperti Jadual 2.1 iaitu Jadual Kebenaran D Flip-Flop seperti di bawah. Jadual 2.1: Jadual Kebenaran D Flip-Flop
UJIKAJI 6: LITAR D FLIP-FLOP
Bil. Peralatan Kuantiti 1 Komputer riba 1 2 Perisian Multisim - LITAR D FLIP-FLOP Membina Litar D Flip-Flop dan melengkapkan Jadual Kebenaran Objektif Pembelajaran Mengenalpasti fungsi D Flip-Flop melalui Jadual Kebenaran dan Gambarajah Pemasaan. Membina Litar D Flip-Flop pada perisian dengan betu. Aspek Keselamatan Mengamalkan sikap bertanggungjawab menjaga peralatan dan bahan dengan baik. Mengemas dan membersihkan alatan dan kawasan kerja. Menepati masa yang ditetapkan. Peralatan & Bahan
Langkah Kerja Anda dikehendaki untuk melukis litar skematik bagi Litar D Flip-Flop di perisian Multisim merujuk seperti Rajah 5.1 dengan lengkap. Rajah 5.1: Litar D Flip-Flop Imbas bagi melihat bagaimana pemasangan litar pada Multisim
Uji dan catat hasil keluaran yang diperoleh pada Jadual Kebenaran Litar D Flip-Flop. CLK D LED 1 0 1 Imbas bagi melihat keputusan keluaran yang diperoleh Multisim Jadual Kebenaran D Flip-Flip
SOALAN PENGUKUHAN Anda dikehendaki untuk membina: Mereka bentuk sebuah litar pembilang tidak segerak 4- bit asynchronous counter dengan menggunakan JK FlipFlop (hexadecimal). Lakukan simulasi menggunakan perisian Multisim dan tunjukkan dengan jelas setiap langkah proses reka bentuk pembuatan Litar JK FlipFlop. 1.
IMBAS UNTUK MELIHAT SKEMA JAWAPAN
VITA Penulis dilahirkan pada 1 Jun 1998 dan dibesarkan di Taiping, Perak. Beliau merupakan anak kedua daripada tiga adik beradik. Bapanya merupakan seorang peniaga kecil manakala ibunya merupakan seorang suri rumah tangga sepenuh masa. Penulis mula mendapat pendidikan awal di Sekolah Kebangsaan Pengkalan Aur pada tahun 2005. Pada tahun 2011 beliau menyambung pelajaran ke peringkat menengah rendah di Sekolah Menengah Kebangsaan Seri Kota. Pada tahun 2014 beliau menyambung pelajaran ke peringkat Sijil Kemahiran Malaysia dan Diploma Vokasional Malaysia dalam bidang Teknologi Elektronik di Kolej Vokasional Seri Manjung . Setelah menamatkan pengajian Diploma Vokasional Malaysia, pada tahun 2019 penulis menyambung pelajaran di Pusat Latihan Pengajar dan Kemahiran Lanjutan bagi mengambil Sijil Kemahiran Operasi Latihan Vokasional (VTO). Setelah tamat pengajian, penulis menyambung pelajaran ke peringkat yang lebih tinggi iaitu pada peringkat Ijazah Sarjana Muda pada tahun 2020 di Universiti Tun Hussein Onn Malaysia dalam bidang Sarjana Muda Pendidikan Vokasional (Elektrik dan Elektronik) dengan kepujian. InshaAllah, penulis akan menamatkan pengajian pada tahun 2024.